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許多中等規模的可編程邏輯器件（PLD）設計，特別是控制方面的應用，通過片上總線互聯一些接口至微處理器，這些微處理器可以是片上芯片或外部的。雖然每個接口往往是相對簡單的，構建所有片上的互連和對它們進行調試的任務可能會非常耗時和令人沮喪。越來越多的設計人員使用預設計的基于處理器系統的開發板來加快開發過程。 這種方法有幾個好處。首先，沒有必要裝配許多IP或構建選擇的IP至片上總線的緩沖。此外，片上總線結構不需要選擇和構建。第二是沒有必要手工連接各種IP至片上總線。即使是本文中討論的相對較小的設計，使用約1000個查找表（LUT），對于頂層的連接大約需要300行的 Verilog代碼。第三，使用這種方法構建硬件的時間大大減少。設計人員可能需要花數天時間來組成基本的硬件部分，并進行所有重要的接口調試。一旦調試接口工作使設計已經處于穩定狀態，添加或刪除接口就變得非常簡單。此外，如果修改設計導致調試接口失敗，很容易返回到最近所知的成功設計版本。 典型的開發板 這里以開發環境為實例，允許設計人員用預先設計的系統作為起點，然后修改它來構建自己的樣機，在將它移植到最終的系統之前使用萊迪思的MachXO迷你開發板。雖然適用于許多應用場合，這個電路板最適用于控制設計，這種設計往往用小型的非易失可編程邏輯器件來實現。圖1說明了典型的用可編程邏輯器件實現控制應用的功能。 圖1用可編程邏輯器件實現的典型控制功能 迷你開發板的中心是MachXO 2280非易失、基于閃存的擁有2280個LUT邏輯實現的可編程邏輯器件。圖2展示了MachXO迷你開發板，并對主要接口加了注釋。這個電路板提供五種主要的功能： ?通過發光二極管組、擴展端、DIP開關和按鈕開關提供GPIO和狀態指示器。 ? SPI閃存和I2C溫度傳感器用作這些常用串行接口的例子。 ? SRAM內存提供了額外的便箋式存儲器。 ?通過USB的RS232提供了一個調試接口。 ?通過USB的JTAG用作對器件編程的接口。 對于開發過程而言，通過USB接口至RS232的方式和通過USB至 JTAG的方式是至關重要的。利用這兩個小的“B”型的USB連接器，可以通過電纜連接到任何個人電腦的USB接口。一旦加載適當的驅動程序（適用于Windows XP及更高版本），通過USB接口至JTAG的方式允許萊迪思的ispVM軟件對所需修改設計的MachXO進行編程。采用相應的驅動程序，通過USB接口至RS232的方式對通過USB至RS232的方式進行仿真。驅動程序包括Linux的最新版本，也可用于Windows XP及更高版本。串行端口只作為主機的“COM”端口。此接口為片上設計提供了一個簡便的方法，用于發送狀態及適當修改、調試信息至主處理器�！� 圖2 MachXO迷你開發板 預測試的片上系統設計 迷你開發板加速開發的關鍵是采用預開發的，預加載的片上系統（SOC）設計，可以作為用PLD實現控制功能的起點。下面是一個典型的開發流程和相關的時間，假設相應的軟件工具和驅動程序已被加載至PC主機： 1。驗證硬件和接口的正常運行如所期望的那樣。（通常為5分鐘。）此刻設計人員已經了解了硬件情況。 2。確認可以使用ispVM編程軟件將FPGA配置文件再次載入MachXO。 （通常為5分鐘。） 3。使用ispLEVER設計軟件重新編譯設計，并確認所產生的配置如預期的情況工作。 （通常為10分鐘。）此時，設計者有一個已知的良好起點。 4。首先修改設計，重新編譯并加載新的配置。（通常是60分鐘，但實際的時間取決于所修改的量。） 按照這個開發流程，初始開發需要幾個星期的時間可以減少到數小時。SoC設計的概況如圖3所示。可以看到設計由六個接口和一個微處理器組成，并通過一個片上總路線聯在一起。 圖3 MachXO迷你板預裝載了SOC設計 這個設計的中心是片上總線。使用WISHBONE標準：WISHBONE是一個開放源代碼的總線標準，為SOC設計提供了一個理想的基本結構。WISHBONE標準的優點有以下幾個方面： · WISHBONE是開放源代碼，所以可以用于各種FPGA或ASIC。 · 有大量的適用于WISHBONE接口開放源碼IP。 · 簡單但靈活的定義使設計人員能夠對性能的復雜性進行平衡。 由于許多用于控制的可編程邏輯器件的性能要求相對較低，Wishbone總線是與主微處理器作為主器件（master）的共享總線。地址總線有24位，保留的前3位用于產生從器件的選擇信號。 LatticeM ico8（參考設計RD1026）和相關的WISHBONE適配器（RD1043）用于構成設計核的處理器。Mico8具有開放源代碼的優點。這是非常重要的，因為設計人員通常要為嵌入式處理器開發大量的代碼。LatticeMico8開放源代碼的性質意味著它可以在各種FPGA或ASIC中實現，保護了嵌入式代碼的投資。 Mico8有8位的數據通道，18位寬的指令和16或32個通用寄存器。外部存儲器是分頁的，前面的8位地址包含在相關操作碼中。用R15和R16寄存器控制地址總線的其他16位。程序存儲器可以設置成512和4096之間的深度。在這種情況下，使用18位寬可達1024深度。程序存儲器存儲在兩個嵌入式RAM塊（EBR.）中，這些可以被初始化為器件啟動時所需的內容。請注意，每個MachXO EBR支持9位字節，深度達1024。Mico8大約使用300個LUT�！� 通過修改匯編清單可以很容易地生成針對Mico8的新代碼，匯編清單是作為項目文件的一部分。于是通過修改后的代碼可以LatticeMico8工具鏈和生成的相應HEX文件。ispLEVER工具可以使用這些HEX文件，合適地初始化EBR用于編程的存儲。Mico8工具鏈也是開放源代碼，可從萊迪思網站下載源代碼以及可執行文件�！� 其他的EBR存儲器連接到Wishbone總線。這個EBR配置成1024深度 8位字節。針對通過RS232接口的Mico8顯示的各種菜單，存儲空間是用來共享數據。 SPI接口利用了萊迪思的SPI WISHBONE控制器參考設計（RD1044）的修改版本。 SPI接口連接外部2兆位的SPI閃存至Wishbone總線。如果需要的話，SPI WISHBONE控制器可以用來控制多達8個從器件（slave）。盡管在這種情況下使用了8位寄存器，接收和發送寄存器可配置為1到32位長度，。寄存器是雙緩沖的，當微處理器服務響應中斷請求以清除其他緩沖區時，允許接收或發送數據。這個參考設計大約使用了113個LUT。這個I2C接口使用了Wishbone總線接口的萊迪思的I2C主器件（master）參考設計（RD1046）。這個設計支持7位或10位尋址模式和一個8位接收/發送緩沖器。I2C參考設計大約使用了234個LUT�！� UART的設計采用了Lattice WISHBONE UART參考設計（RD1042.）。這個設計用類似常用的獨立NS16450 UART功能實現了一個靈活的UART。設計占用大約291個LUT的資源。 SRAM接口相對比較簡單，是針對這個項目的代碼。這是一個簡單的WISHBONE外設的很好的例子。 整合所有的一切 MachXO迷你開發板的目標是為了加快小的、非易失FPGA設計的開發速度。為了實現這一點，所有在本文中討論的關于系統芯片設計的信息可作為一個軟件包從萊迪思網站上下載。而且，除了文件和源文件，針對所討論的SoC設計，還提供了一個完整的ispLEVER項目，以及TransFR和使用睡眠模式以減少功耗的演示。提供的信息包括項目文件和所有必要的優先選擇和約束，以便在第一時間編譯設計�！� 因此，如果要對你系統中的PLD控制設計進行全面的修改，請仔細看看這個開發系統和預測試的設計。它可以為你的下一個設計節省幾周的時間。 |
