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1 引言 FPGA從實現粘合邏輯逐步發展成為設計平臺的核心，在電子、通信以及航空航天等領域得到了廣泛應用。本人最近實現的中頻軟件無線電硬件平臺，就以FPGA為核心，實現上變頻、下變頻等中頻數字信號處理，并且構成A/D/A、DSP和ARM模塊之間的通信中心。這種以FPGA為核心的架構使得硬件平臺結構靈活，具有可重構性，為軟件無線電的各種算法分配方案提供了有力支撐。 除了和TMS320C6416之間的數據流采用EMIF接口外，FPGA的其它接口均采用UART。為了軟件開發和移植的便利，UART設計要做到兼容ST16C550的功能。穩定可靠則是作為軟件無線電硬件平臺關鍵接口的基本要求。考慮到嵌入式系統的特點，在設計中應盡量降低功耗。本文圍繞這些目標，介紹了在UART實用化設計中所遇到的一些重要問題、解決方案以及最終結果。 2 UART及ST16C550概述 UART是廣泛使用的串行數據傳輸協議，它在收發分離的串行鏈路上進行全雙工異步通信。發送過程接收來自數據總線上的并行數據，按照低位序方式并串轉換，然后根據控制寄存器的設置生成串行數據流；相應的，接收過程把串行數據流轉換成并行數據，產生中斷以及狀態信息，并對數據傳輸過程中的異常進行處理。 ST16C550是廣泛使用的一款UART接口芯片，是NS16C550的改進版本。它收發均帶有16字節的FIFO，可以通過設定波特率設置寄存器來進行收發時鐘的分頻控制，傳輸速率從50bps到1.5Mbps。具體內容可參見數據手冊。 3 實用化設計的主要問題和解決方案 3.1 框架設計 根據UART的功能和數據流特點，系統劃分為5個模塊：時鐘生成模塊，完成時鐘分頻和時鐘分配；界面模塊，完成UART其它模塊和數據總線的交互；發送模塊，緩沖接收到的數據并按照設置生成串行信號；接收模塊，按照設置將接收信號串并變換并將數據送到FIFO中；Modem模塊完成與Modem信息交互和控制，功能相對簡單獨立。 3.2 時鐘域的劃分 在同步電路設計中，減小時鐘數量可簡化設計，提高系統的穩定性。不相關的時鐘域之間的數據傳遞不可避免的存在亞穩態問題，帶來穩定性能的下降。時鐘速率與功耗呈線性關系，當工藝一定時，低功耗設計要求我們降低時鐘頻率和信號翻轉次數。下面從這些設計策略和通信效率來分析不同時鐘域劃分方案。 方案一：低速時鐘方案。首先根據控制寄存器的設置對外部提供的時鐘進行分頻，生成全局唯一的時鐘。這種方案的優點是系統實現簡單、面積最小、功耗最低。缺點也很明顯，CPU時鐘遠遠高于芯片的工作時鐘，與UART傳遞數據時將占用CPU過多的時間。 方案二：高速時鐘方案。系統直接采用外部提供的時鐘為唯一時鐘，根據控制寄存器的設置生成收發模塊的同步時鐘使能信號，來達到分頻的目的。這種方案全局只有一個時鐘，設計簡單。唯一缺點是功耗較大。 在實際設計中，綜合考慮效率和功耗的要求，采用了兩個關聯時鐘的方案。與CPU的接口界面直接采用外部提供的最高時鐘信號，而其它模塊采用由波特率設置寄存器控制的分頻時鐘。這樣在系統中存在兩個關聯的時鐘域，設計時需要對兩個時鐘域邊界的邏輯進行分析和處理。 3.3 時鐘分頻 同步數字電路設計中,時鐘是整個電路中最重要的信號。時鐘信號上的毛刺會引起系統的邏輯混亂，大規模的數字芯片還對時鐘歪斜(Clock skew)和負載提出了要求。為了適應這些需求，FPGA內部一般設有數量不等的全局時鐘網絡。 使用同步計數器或狀態機進行時鐘分頻是一種較好的方案。在設計中計數器或狀態機應直接產生分頻時鐘信號，而不應該對計數器或狀態機進行譯碼來產生時鐘信號，因為譯碼等組合邏輯可能給時鐘帶來毛刺，引起系統不穩定。UART當波特率設置寄存器為0或1時，時鐘信號不需要分頻，故分頻電路中使用了一個多路選擇器。 3.4 異步時鐘與亞穩態 UART使用獨立的時鐘信號，使得CPU與UART以及UART之間的信號都處在不同的時鐘域。為了減少時序上的沖突，跨時鐘域的數據傳遞首先需要同步處理。但由于時鐘頻率和相位的差異，就不可避免存在亞穩態問題。所謂亞穩態，是指觸發器/鎖存器的輸入信號時序不能滿足設置時間和保持時間的要求，將有可能使得觸發器/鎖存器的輸出沒有正確的鎖定到邏輯0或邏輯1，處在一個未知的狀態，如滯留在中間狀態，或者震蕩。這里以SN74ABT7819的參數為例來分析亞穩態、說明提高系統穩定性的方法。 亞穩態滯留時間是隨機的，服從參量為?的負指數分布。T0表示器件進入亞穩態可能性的孔徑時間。SN74ABT7819在室溫、5V電壓時，t=0.30ns，T0=7ps，輸入信號建立時間TSU1=5ns，傳播延時TPD1=9ns，芯片內部觸發器建立時間以及傳播延時約TPD2+TSU2=1.3ns。設定觸發器異步輸入信號邊沿頻率FD=10MHz，芯片工作頻率即觸發器時鐘FC=50MHZ。則每個接收外界輸入信號的觸發器平均失效時間MTBF（the Mean Time Between Failures）為： 系統中有多路并行信號跨越不同的時鐘域，這樣系統總的MTBF會很小，將以小時或分鐘計。可見單觸發器同步電路不能滿足穩定性的要求。為了減小亞穩態的影響，將亞穩態控制在時鐘域邊界，可以采用傳統的握手通訊方式[4]或者雙觸發器同步電路，前一方案在通信速率較低時有效，后者則在實踐中廣泛使用，這里僅對后者進一步說明。三級觸發器同步電路一般是不必要的。 異步輸入經過兩級觸發器同步生成同步輸出。即使第一個觸發器輸出存在亞穩態，經過一個時鐘周期后，第二個觸發器輸出仍處于亞穩態的概率非常小，此電路的平均失效時間MTBF已經是一個無限長的時間： Xilinx未給出Virtex II系列的亞穩態描述參數，它能工作在更高的時鐘頻率上，亞穩態的參數會比SN74ABT7819優秀。但以上分析和設計規則依然適用。 3.5 同步FIFO的設計 設計中根據收發模塊對狀態標志要求的不同，分別進行同步FIFO的設計以節約邏輯資源。其中，發送模塊的FIFO只需要全空/全滿標志，采用地址相等不相等的比較邏輯和地址繞回指示位來產生。具體過程為：地址隨著相應的操作遞增，寫指針由內存的最后位置返回到初始位置時將地址繞回指示位置1，讀指針返回時則置0。因此，當讀寫指針地址相同時，若地址繞回指示位為0，則讀寫指針經歷了相同次數的循環移動， FIFO處于空狀態(圖4a)；若地址繞回指示位為1，則寫指針比讀指針多循環一次，FIFO處于滿狀態。 接收模塊需要在FIFO中數據量達到一個設定的數值時產生一個中斷，由于設定的數值是任意的，這樣空/滿標記的產生必須使用減法器，消耗的邏輯資源稍大。綜合后的邏輯資源使用情況也說明了這點。 3.6 鎖存器的使用 使電路復雜化的常見原因之一是設計中存在許多不必要的鎖存器，使得電路復雜，工作速度降低，系統可靠性變差。綜合時應該仔細檢查是否合理使用了鎖存器。由于UART接口的功能特點，設計中共使用了4個鎖存器，用來鎖存A(2:0)和CSn信號。當UART和CPU總線處在同一個芯片中時，這些鎖存器可以用寄存器取代。 4 綜合結果 整個設計以VHDL語言來實現。在SYNOPSYS Design Compiler中使用LSI_10K庫，設定系統工作頻率為25MHz，其他使用預定的選項，綜合后最大路徑延時為10.66ns，預期工作頻率大于90MHz。資源使用情況如表1所示。 在XC2V1000-6芯片中，以Synplify為綜合工具，則使用了188個寄存器，占用了1%的邏輯資源。最大路徑延遲預期9.043ns，預期工作頻率110MHz。 5 仿真與驗證 設計中對UART各模塊分別撰寫了相應的測試程序，驗證了各模塊的正確性。然后把這些模塊裝配在一起，在系統級上再進行了接收、發送和中斷功能的門級驗證。這種模塊化分層次的驗證過程在調試中有效地縮小了查找錯誤的范圍，提高了調試效率并保證了代碼的健壯性。 6 結束語 穩定性和低功耗是嵌入式通信系統的重要設計目標。實現需要的功能有時并不困難，難的是提高系統穩定性和有效降低功耗。時鐘的規劃和亞穩態的處理與這兩個目標有著非常密切的關系，是實用化設計關注的重點之一。通過穩定性、功耗與資源等方面的綜合考慮，該設計在所實現的軟件無線電硬件平臺上得到了成功應用，達到了實用化設計的目標。 |
