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現代化生產和科學研究對視頻圖像采集系統的要求日益提高。傳統的圖像采集卡速度慢、處理功能簡單、采用分立元件、電路非常復雜；而且可靠性差、不易調試、不能很好地滿足特殊要求。FPGA(現場可編程門陣列)是專用集成電路中集成度最高的一種，用戶可對FPGA內部的邏輯模塊和I／O模塊重新配置，以實現用戶所需邏輯功能。用戶對FPGA的編程數據放入芯片，通過上電加載到FPGA中，對其進行初始化；也可在線對其編程，實現系統在線重構。基于FPGA技術的圖像采集主要是通過集成的FPGA開發板，使用軟件編程把圖像的采集控制程序寫人FPGA開發板的芯片上，通過仿真技術來進行圖像的采集處理分析。通過這種方式，便于及時地發現設計中的錯誤，從而有效地縮短研發時間。 系統的組成及基本原理 像采集系統主要由模擬視頻信號解碼模塊、IIC控制接口模塊采樣控制模塊、SDRAM存儲控制模塊組成。 SAA7113H芯片把從CCD采集來的模擬視頻信號轉化成YUV=422格式的數字圖像信號。這些信號在同步脈沖的作用下進入采集控制器。采樣控制器在奇偶場控制信號下把圖像信息存人SDRAM中。該系統可以實現由隔行掃描圖像到逐行圖像的轉化及存儲。 模擬視頻信號解碼 由于SAA7113H 芯片具有IIC接口，該模塊則通過IIC總線來配置SAA7113H初始化的信息。工作涉及SAA7113H的初始化字的配置、工作方式的配置；行同步開始和結束標志位、確定亮度、色度、飽和度的大小以及輸出圖像數據信號的格式。 IIC控制接口模塊 IIC模塊作為SAA7113H寄存器初始酣置的整體控制模塊，具體可以分成IIC_cmd和數據傳輸兩個模塊，如同2所示。IIC_cmd模塊為純組合邏輯電路，完成信號的發送控制任務，配合rom_data[7.0]和 rom_addr[7.0]信號完成數據的尋址與存人等工作；而數據傳輸模塊主要和IIC_cmd模塊一起組合成IIC的數據控制寫入模塊，它上要負責對IIC_cmd模塊的輸出信號進行緩存，并在其輸出端輸IIC總線的串行數據SDA以及IIC總線的串行時鐘信號SCL。 采樣控制模塊 模塊在Verilog編程語言的控制下，把SAA7113H輸出的一幀灰度數字視頻圖像數據進行奇偶場的分開存儲，達到隔行到逐行的圖像轉換，與此同時，通過控制行采集數和列采集數，滿足720×576、25幀／秒的分辨率的要求。 SDRAM控制存儲模塊 SDRAM模塊作為數據的存儲模塊，可以具體分成SDRAM控制接口模塊以及SDRAM存儲模塊(SDRAM)，SDRAM控制接口模塊用于對數據存儲的控制，發出控制讀寫信號來使數據存儲到SDRAM模塊里面；SDRAM模塊則通過本身的邏輯存儲單元，把從SDRAM控制接口模塊出來的數據存儲到自身的存儲空間中。 方案模擬仿真及具體實現 采樣控制器的功能仿真 Idel：默認空閑狀態(開始或復位狀態)。此時如果收到數據8'hff，進入state1，其它情況在本狀態停留。 State1：開始接收數據狀態。此時收到數據8'h00，進入State2；收到數據8'hff，停留在本狀態，其它情況返回Idel。 State2：數據確認成功狀態。此時若收到數據8'h00，數據確認成功，接下來輸出圖像視頻信號，進入State3，其它情況狀態轉到Idel。 State3：視頻圖像數據的接收狀態，表明數據采集及傳送即將開始。在此狀念下，若收到數據8'hc7，進入圖像奇數場采集；若收到數據8'h80，進入圖像偶數場采集。其它情況同到Idel。 State4：奇場圖像采集狀態。奇數場開始采集，同時輸出場同步及奇場信號來控制計數器計數。與此同時，狀態自動恢復到Idel。為下一次的圖像場的采集做好準備。 State5：偶場圖像采集狀態。偶數場開始采集，同時輸出場同步及偶場控制信號來控制計數器計數。與此同時，狀態將自動恢復到Idel。為下一次的圖像場采集做好準備。 SDRAM控制存儲模塊仿真實現 數據的突發式讀取 SDRAM支持的是突發式的讀取。本文所設置的讀取設為整頁式突發讀取，具體的工作過程：cmd發出 001b的控制信號，進行帶自動預充電的SDRAM讀操作，cmd_ack發出高電平應答信號，同時Cs_n低電平表示片選有效。控制信號Ras_n、Cas_n、We_n的值輸出為010b，表示進行帶自動預充電的SDRAM操作，緊接著進行讀操作。數據在讀取的時候，從CAS讀取指令發出到第一筆數據輸出，存在讀取潛伏期(CL)，故數據的讀出有一定的時鐘延遲，在本文中CL=2。即延時兩個時鐘周期，之后數據從Dq口從SDRAM讀出。如圖１所示是采用序列數讀入時的modelsim的仿真圖。 數據的突發式寫入 數據的整頁式突發寫過程與讀操作類似：cmd控制信號010h控制進行帶自動預充電的SDRAM寫操作，cmd_ack應答，Cs_n低電平表示芯片選中工作。與此同時，控制信號Ras_n、Cas_n、We_n的值輸出為011b，對行地址和列地址進行激活，然后發出100b寫控制信號。由于信號的寫入不需要時鐘延遲，故此時數據從DATAIN 口輸入，經過寄存后從Dq存人SDRAM 芯片里面，從而完成采集數據的存儲。如圖7所示是采用序列數寫入時的modelsim的仿真圖。 該圖像采集卡系統是基于FPGA技術，軟件上則采用verilogHDL實現。此圖像采集卡完全適用于靜態圖像以及幀數不是很多的動態圖像。經過邏輯分析儀中的采集分析得知，對于一般25幀／秒的圖像采集要求，該圖像采集系統具有很好的效果。 |
