電子元器件選用：半導體集成電路選用八大原則

dgdz2013

1.集成電路的優選順序為超大規模集成電路→大規模集成電路→中規模集成電路→小規模集成電路。  

2.盡量選用金屬外殼集成電路，以利于散熱。  

3.選用的集成穩壓器，其內部應有過熱、過電流保護電路。  

4.超大規模集成電路的選擇應考慮可以對電路測試和篩選，否則影響其使用可靠性。  

5.集成電路MOS器件的選用應注意以下內容:  

1）MOS器件的電流負載能力較低，并且容抗性負載會對器件工作速度造成較大影響。  

2）對時序、組合邏輯電路，選用器件的最高頻率應高于電路應用部位的2～ 3倍。

3）對輸入接口，器件的抗干擾要強。  

4）對輸出接口，器件的驅動能力要強。  

6.應用CMOS集成電路時應注意下列問題:  

1）CMOS集成電路輸入電壓的擺幅應控制在源極電源電壓與漏極電源電壓之間。  

2）CMOS集成電路源極電源電壓VSS為低電位，漏極電源電壓VDD為高電位，不可倒置。3）輸入信號源和CMOS集成電路不用同一組電源時，應先接通CMOS集成電路電源，后接通信號源;應先斷開信號源，后斷開CMOS集成電路電源。

4）CMOS集成電路輸入（出）端如接有長線或大的積分或濾波電容時，應在其輸入（出）端串聯限流電阻（1～10kΩ），把其輸入（出）電流限制到10mA以內。  

5）當輸入到CMOS集成電路的時鐘信號因負載過重等原因而造成邊沿過緩時，不僅會引起數據錯誤，而且會使其功耗增加，可靠性下降。為此可在其輸入  端加一個施密特觸發器來改善時鐘信號的邊沿。  

7.CMOS集成電路中所有不同的輸入端不應閑置，按其工作功能一般應作如下處理:  

1）與門和非門的多余端，應通過0.5～1MΩ的電阻接至VDD或高電平。

2）或門和或非門的多余端，應通過0.5～1MΩ的電阻接至VSS或低電平。  

3）如果電路的工作速度不高，功耗也不要特別考慮的話，可將多余端與同一芯片上相同功能的使用端并接。應當指出，并接運用與單個運用相比，傳輸特性有些變化。  

8.選用集成運算放大器和集成比較器時應注意下列問題:  

1）無內部補償的集成運算放大器在作負反饋應用時，應采取補償措施，防止產生自激振蕩。  

2）集成比較器開環應用時，有時也會產生自激振蕩。采取的主要措施是實施電源去耦，減小布線電容、電感耦合。  

3）輸出功率較大時，應加緩沖級。輸出端連線直通電路板外部時，應考慮在輸出端加短路保護。  

4）輸入端應加過電壓保護，特別當輸入端連線直通電路板外部時，必須在輸入端采取過電壓保護措施。

節選自《電子產品設計寶典可靠性原則2000條》