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一博科技 在《避開假八層的溫柔陷阱----淺談六層板的疊層》一文中，文章結(jié)尾我們提出了一個問題：當主線段阻抗不是50歐姆，而是偏離到60~65 歐姆，這樣對信號來說到底有什么危害呢？很多網(wǎng)友都給出了自己的答案，這些答案分別從不同的角度對阻抗變高對信號的影響做出了分析。很多情況下，我們只是定性的分析一下，知道阻抗偏高對信號不好，至于這種影響到底到什么程度恐怕也很難說清楚。下面就讓我們通過仿真實例來看看，阻抗偏高到60~65歐姆對信號到底有什么危害。 1、 從反射角度分析 一般情況下，板子上的DDR信號較多，且DDR信號傳輸速率也不低，我們就以DDR主控芯片為例來仿真驗證一下。首先搭建如下拓撲結(jié)構(gòu)： 
圖1 主控芯片是飛思卡爾的P1020，接收端選用的是美光DDR3顆粒。信號速率為800Mbps。中間傳輸線的阻抗分別取40,50,60,65歐姆，對比U1端接收到的波形，如圖2所示：
圖2 由圖2可知，在傳輸線阻抗為65歐姆的時候，信號波形的過沖很大，已經(jīng)超出了芯片的耐壓值，像這種情況，作為SI工程師就必須采取一定的措施了，通常是給通道加上端接電阻。那么在有串聯(lián)電阻端接的情況下，信號波形又是什么樣的呢？我們來驗證一下。 在圖1的拓撲結(jié)構(gòu)中加入串聯(lián)電阻，如下圖3所示：
圖3 與上面的例子一樣，掃描中間傳輸線阻抗，得到的波形如下圖4所示：
圖4 由圖4可知，和沒有加串阻時候的趨勢一樣，傳輸線阻抗較高時，信號的過沖大一些。在添加串聯(lián)電阻之后，信號的過沖被降了下來，可見串阻的作用是很明顯的。 加串阻只是其中的一種改善措施，像DDR地址信號一般會加上拉電阻，加上上拉電阻后又會怎樣呢？還是來仿真一下，拓撲結(jié)構(gòu)如下圖5所示：
圖5 同樣，掃描中間一段傳輸線阻抗，波形如下圖6：
圖6 由圖6可知，在有上拉電阻的時候，主線段阻抗變化對波形的影響也是較小的。 數(shù)據(jù)信號一般都有終端ODT端接電阻，我們再來看一下在打開ODT狀態(tài)下，信號線阻抗變化對信號的影響。信號速率為1.6Gbps，接收端使用60歐姆ODT（其實從反射的原理中，我們可以知道ODT取值的大小會影響反射的幅值，這里我們主要比較主線段阻抗變化對信號質(zhì)量的影響，所以接收端選取了一個固定的ODT阻值）。 仿真波形如下圖7所示：
圖7 由上圖7可知，在打開ODT情況下，過沖很小，且四種阻抗對應(yīng)的波形差異很小，這樣主線段阻抗偏離對信號的影響幾乎可以忽略了。 上面仿真實例簡單分析了傳輸通道的四種情況，當然現(xiàn)實的拓撲結(jié)構(gòu)可能要比這個復(fù)雜一些，但是上面的這四種情況也是能夠說明一些問題的，相信網(wǎng)友們已經(jīng)發(fā)現(xiàn)了一些規(guī)律。 由于篇幅限制，從其它角度分析阻抗偏高對信號帶來的影響將在下篇文章中呈現(xiàn)，敬請期待… |
