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迎大家加入群：148124126 資料每天奉送不間斷 我們的官網(wǎng)www.gdmcu.com PCB 布線的直角走線、差分走線和蛇形線基礎理論 布線（Layout）是 PCB 設計工程師最基本的工作技能之一。走線的好壞將直接 影響到整個系統(tǒng)的性能，大多數(shù)高速的設計理論也要最終經(jīng)過 Layout 得以實 現(xiàn)并驗證，由此可見，布線在高速 PCB 設計中是至關重要的。下面將針對實 際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線策 略。 主要從直角走線，差分走線，蛇形線等三個方面來闡述。 1． 直角走線 直角走線一般是 PCB 布線中要求盡量避免的情況，也幾乎成為衡量布 線好壞的標準之一，那么直角走線究竟會對信號傳輸產(chǎn)生多大的影響呢？從原 理上說，直角走線會使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實不光 是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。 直角走線的對信號的影響就是主要體現(xiàn)在三個方面： 一是拐角可以等效為傳輸線上的容性負載，減緩上升時間； 二是阻抗不連續(xù)會造成信號的反射； 三是直角尖端產(chǎn)生的 EMI。 傳輸線的直角帶來的寄生電容可以由下面這個經(jīng)驗公式來計算： C=61W(Er)1/2/Z0 在上式中，C 就是指拐角的等效電容（單位：pF），W 指走線的寬度（單位： inch），εr 指介質(zhì)的介電常數(shù)，Z0 就是傳輸線的特征阻抗。舉個例子，對于 一個 4Mils 的 50 歐姆傳輸線（εr 為 4.3）來說，一個直角帶來的電容量大概 為 0.0101pF，進而可以估算由此引起的上升時間變化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通過計算可以看出，直角走線帶來的電容效應是極其微小的。 由于直角走線的線寬增加，該處的阻抗將減小，于是會產(chǎn)生一定的信 號反射現(xiàn)象，我們可以根據(jù)傳輸線章節(jié)中提到的阻抗計算公式來算出線寬增加 后的等效阻抗，然后根據(jù)經(jīng)驗公式計算反射系數(shù)： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走線導致的阻抗變化在 7%-20%之間，因而反射系數(shù)最大為 0.1 左右。而且，從下圖可以看到，在 W/2 線長的時間內(nèi)傳輸線阻抗變化到最 小，再經(jīng)過W/2 時間又恢復到正常的阻抗，整個發(fā)生阻抗變化的時間極短，往 往在 10ps 之內(nèi)，這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽 略的。 很多人對直角走線都有這樣的理解，認為尖端容易發(fā)射或接收電磁 波，產(chǎn)生 EMI，這也成為許多人認為不能直角走線的理由之一。然而很多實際 測試的結(jié)果顯示，直角走線并不會比直線產(chǎn)生很明顯的 EMI。也許目前的儀器 性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻 射已經(jīng)小于儀器本身的測量誤差。 總的說來，直角走線并不是想象中的那么可怕。至少在 GHz 以下的應 用中，其產(chǎn)生的任何諸如電容，反射，EMI 等效應在 TDR 測試中幾乎體現(xiàn)不出 來，高速PCB 設計工程師的重點還是應該放在布局，電源/地設計，走線設 計，過孔等其他方面。當然，盡管直角走線帶來的影響不是很嚴重，但并不是 說我們以后都可以走直角線，注意細節(jié)是每個優(yōu)秀工程師必備的基本素質(zhì)，而 且，隨著數(shù)字電路的飛速發(fā)展，PCB 工程師處理的信號頻率也會不斷提高，到10GHz 以上的 RF 設計領域，這些小小的直角都可能成為高速問題的重點對 象。 2． 差分走線 差分信號（DifferentialSignal）在高速電路設計中的應用越來越 廣泛，電路中最關鍵的信號往往都要采用差分結(jié)構(gòu)設計，什么另它這么倍受青 睞呢？在 PCB 設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進 行下一部分的討論。 何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號， 接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差 分信號的那一對走線就稱為差分走線。差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三 個方面： a.抗干擾能力強， 因為兩根差分走線之間的耦合很好，當外界存在噪 聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差 值，所以外界的共模噪聲可以被完全抵消。 b.能有效抑制 EMI， 同樣的道理，由于兩根信號的極性相反，他們對 外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。 c.時序定位精確， 由于差分信號的開關變化是位于兩個信號的交點， 而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響 小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的 LVDS（low voltagedifferential signaling）就是指這種小振幅差分信號技 術(shù)。 對于 PCB 工程師來說，最關注的還是如何確保在實際走線中能完全發(fā) 揮差分走線的這些優(yōu)勢。也許只要是接觸過 Layout 的人都會了解差分走線的 一般要求，那就是“ 等長、等距”。等長是為了保證兩個差分信號時刻保持相 反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反 射。“ 盡量靠近原則”有時候也是差分走線的要求之一。但所有這些規(guī)則都不 是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面 重點討論一下 PCB 差分信號設計中幾個常見的誤區(qū)。 誤區(qū)一： 認為差分信號不需要地平面作為回流路徑，或者認為差分走 線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對 高速信號傳輸?shù)臋C理認識還不夠深入。從圖 1-8-15的接收端的結(jié)構(gòu)可以看 到，晶體管 Q3,Q4 的發(fā)射極電流是等值，反向的，他們在接地處的電流正好 相互抵消（I1=0），因而差分電路對于類似地彈以及其它可能存在于電源和地 平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不 以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單 端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大 的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦 合強，那一種就成為主要的回流通路。 圖 1-8-16 是單端信號和差分信號的地 磁場分布示意圖。 在PCB 電路設計中，一般差分走線之間的耦合較小，往往只占 10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是 存在于地平面。當?shù)仄矫姘l(fā)生不連續(xù)的時候，無參考平面的區(qū)域，差分走線之 間的耦合才會提供主要的回流通路，見圖 1-8-17 所示。盡管參考平面的不連 續(xù)對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號 的質(zhì)量，增加 EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下 方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是 不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成 EMI 輻 射，這種做法弊大于利。 誤區(qū)二： 認為保持等間距比匹配線長更重要。在實際的 PCB 布線中，往往不能 同時滿足差分設計的要求。由于管腳分布，過孔，以及走線空間等因素存在， 必須通過適當?shù)睦@線才能達到線長匹配的目的，但帶來的結(jié)果必然是差分對的 部分區(qū)域無法平行，這時候我們該如何取舍呢？在下結(jié)論之前我們先看看下面 一個仿真結(jié)果。 從上面的仿真結(jié)果看來，方案 1 和方案 2 波形幾乎是重合的，也就 是說，間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時序的 影響要大得多（方案 3）。再從理論分析來看，間距不一致雖然會導致差分阻 抗發(fā)生變化，但因為差分對之間的耦合本身就不顯著，所以阻抗變化范圍也是 很小的，通常在 10%以內(nèi)，只相當于一個過孔造成的反射，這對信號傳輸不會 造成明顯的影響。而線長一旦不匹配，除了時序上會發(fā)生偏移，還給差分信號 中引入了共模的成分，降低信號的質(zhì)量，增加了 EMI。 可以這么說， PCB 差分走線的設計中最重要的規(guī)則就是匹配線長，其 它的規(guī)則都可以根據(jù)設計要求和實際應用進行靈活處理。 誤區(qū)三： 認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們 的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對 外界的電磁干擾。雖說這種做法在大多數(shù)情況下是非常有利的，但不是絕對 的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要 再讓通過彼此的強耦合達到抗干擾和抑制 EMI 的目的了。如何才能保證差分走 線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之 一，電磁場能量是隨著距離呈平方關系遞減的，一般線間距超過 4 倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離 也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（10G 以上）IC 封裝 PCB 設 計中經(jīng)常會用采用，被稱為 CPW 結(jié)構(gòu)，可以保證嚴格的差分阻抗控制 （2Z0），如圖 1-8-19。 差分走線也可以走在不同的信號層中，但一般不建議這種走法，因 為不同的層產(chǎn)生的諸如阻抗、過孔的差別會破壞差模傳輸?shù)男Ч牍材Ｔ?/font> 聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能 力，但如果能保持和周圍走線適當?shù)拈g距，串擾就不是個問題。在一般頻率 （GHz 以下），EMI 也不會是很嚴重的問題，實驗表明，相距 500Mils 的差分 走線，在 3 米之外的輻射能量衰減已經(jīng)達到 60dB，足以滿足FCC 的電磁輻射 標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。 3． 蛇形線 蛇形線是 Layout 中經(jīng)常使用的一類走線方式。其主要目的就是為了 調(diào)節(jié)延時，滿足系統(tǒng)時序設計要求。設計者首先要有這樣的認識：蛇形線會破 壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保 證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故 意進行繞線。 那么，蛇形線對信號傳輸有什么影響呢？走線時要注意些什么呢？ 其中最關鍵的兩個參數(shù)就是平行耦合長度（Lp）和耦合距離（S），如圖 1-8- 21 所示。很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發(fā)生耦 合，呈差模形式，S 越小，Lp 越大，則耦合程度也越大。可能會導致傳輸延時 減小，以及由于串擾而大大降低信號的質(zhì)量，其機理可以參考第三章對共模和 差模串擾的分析。 下面是給 Layout 工程師處理蛇形線時的幾點建議： 1． 盡量增加平行線段的距離（S），至少大于3H，H 指信號走線到參考平面 的距離。通俗的說就是繞大彎走線，只要 S 足夠大，就幾乎能完全避免相互的 耦合效應。 2． 減小耦合長度 Lp，當兩倍的 Lp 延時接近或超過信號上升時間時，產(chǎn)生的 串擾將達到飽和。 3． 帶狀線（Strip-Line）或者埋式微帶線（EmbeddedMicro-strip）的蛇形 線引起的信號傳輸延時小于微帶走線（Micro-strip）。理論上，帶狀線不會因為差模串擾影響傳輸速率。 4． 高速以及對時序要求較為嚴格的信號線，盡量不要走蛇形線，尤其不能在 小范圍內(nèi)蜿蜒走線。 5． 可以經(jīng)常采用任意角度的蛇形走線，如圖 1-8-20 中的 C 結(jié)構(gòu)，能有效的 減少相互間的耦合。 6． 高速 PCB 設計中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信 號質(zhì)量，所以只作時序匹配之用而無其它目的。 7． 有時可以考慮螺旋走線的方式進行繞線，仿真表明，其效果要優(yōu)于正常的 蛇形走線。 或者加Q：810663503 深圳、廣州、南寧、鄭州、長沙、北京、山海同步授課中 |
