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隨著亞微米技術(shù)的發(fā)展，FPGA芯片密度不斷增加，并以強大的并行計算能力和方便靈活的動態(tài)可重構(gòu)性，被廣泛地應(yīng)用于各個領(lǐng)域。但是在復(fù)雜算法的實現(xiàn)上，F(xiàn)PGA卻遠(yuǎn)沒有32位RISC處理器靈活方便，所以在設(shè)計具有復(fù)雜算法和控制邏輯的系統(tǒng)時，往往需要RISC 和FPGA結(jié)合使用。這樣，電路設(shè)計的難度也就相應(yīng)大大增加。隨著第四代EDA開發(fā)工具的使用，特別是在IP核產(chǎn)業(yè)的迅猛發(fā)展下產(chǎn)生的SOPC技術(shù)的發(fā)展，使嵌入RISC的通用及標(biāo)準(zhǔn)的FPGA器件呼之欲出。單片集成的RISC處理器和FPGA大大減小了硬件電路的復(fù)雜性和體積，同時也降低了功耗、提高了系統(tǒng)可靠性。Altera公司的EPXAl0芯片就是應(yīng)用SOPC技術(shù)，集高密度邏輯(FPGA)、存儲器(SRAM)及嵌入式處理器(ARM)于單片可編程邏輯器件上，實現(xiàn)了速度與編程能力的完美結(jié)合。本文所介紹的圖像驅(qū)動和處理系統(tǒng)正是應(yīng)用了EPXAl0的這些特點，充分發(fā)揮了FPGA邏輯控制實現(xiàn)簡單、對大量數(shù)據(jù)做簡單處理速度快的優(yōu)勢以及ARM軟件編程靈活的特點。 1 內(nèi)嵌ARM核的FPGA芯片EPXA10及其主要特點 EPXAl0單片集成了ARM核、高密度的FPGA、存儲器及接口和控制模塊，不僅簡化了ARM與FPGA之間的通訊，也使片外擴(kuò)展存儲器以及和外設(shè)通訊變得相對簡單；同時通過在FPGA中嵌入各種IP核和用戶控制邏輯可以實現(xiàn)各種接口和控制任務(wù)。這樣的高度集成化不僅大大加快了ARM與片內(nèi)各種資源的通訊速度，而且減小了硬件電路的復(fù)雜性、體積和功耗，真正實現(xiàn)了SOPC。 EPXAl0內(nèi)部結(jié)構(gòu)框圖如圖1所示式，主要分為嵌入處理器和FPGA兩部分。 1．1嵌入式微處理器ARM922T EPXAl0嵌入式處理器部分集成了業(yè)界領(lǐng)先的32位ARM處理器(ARM922T)，工作頻率可達(dá)200MHz；支持32位ARMv4T指令集和16位Thumb擴(kuò)展指令集；具有全性能的內(nèi)存管理單元以及8K的指令緩存和8K數(shù)據(jù)緩存，以支持實時操作系統(tǒng)(RTOS)、C語言和匯編語言。 1．2高密度的FPGA EPXAl0片內(nèi)FPGA部分具有1000000門可編程邏輯、3MB的內(nèi)置RAM和512個可供用戶使用的I／0管腳，可以通過嵌入各種IP核實現(xiàn)各種標(biāo)準(zhǔn)工業(yè)接口(如PCI、USB等)。 1．3先進(jìn)的存儲支持 EPXAl0嵌入式處理器部分集成了256KB單口SRAM和128KB雙口SRAM；同時集成了兩個先進(jìn)的存儲支持：(1)SDRAM控制器，用于控制單倍速／雙倍速SDRAM。SDRAM的各種工作狀態(tài)是依據(jù)信號線上提供的不同控制時序來確定的，實現(xiàn)起來非常復(fù)雜。有了SDRAM控制器的支持，只需要在Altera公司提供的EDA開發(fā)軟件Quartus II中設(shè)置好SDRAM工作所需的各種參數(shù)，就可以按照直接給出指令、地址和數(shù)據(jù)的方式對SDRAM進(jìn)行操作，控制器會自動將各種指令轉(zhuǎn)化成SDRAM所需的工作時序，大大降低了對SDRAM的控制難度。(2)擴(kuò)展總線接口(EBl)，可外接4個存儲設(shè)備，如閃速存儲器、SRAM等，總?cè)萘扛哌_(dá)128MB。其中EBI接口0外接閃速存儲器，用于存儲用戶的軟件、硬件設(shè)計代碼。 1． 4方便的接口模塊 EPXAl0嵌入式處理器部分嵌入了串口通訊模塊(UART)，可以不用編程直接實現(xiàn)ARM與超級終端之間的串行通訊，實時監(jiān)視軟件的運行情況。如果要實現(xiàn)計算機(jī)與ARM之間的數(shù)據(jù)傳遞存儲，只需用戶編寫基于VC++語言的串口通訊程序，這需要用到Microsoft公司提供的MSComm串行通訊控件。 1．5靈活的啟動方式 EPXAl0共有兩種啟動方式：(1)從ARM啟動。這種啟動方式需要將設(shè)計下載到片外閃速存儲器中，而且設(shè)計中必須包含對ARM的應(yīng)用。啟動時ARM為主動，配置各種寄存器及FPGA，執(zhí)行軟件代碼。(2)從FPGA啟動。這種啟動方式需要將設(shè)計下載到片外E2PROM中，而且設(shè)計中可以只包含F(xiàn)PGA部分的應(yīng)用。啟動時PP-GA為主動，ARM處于復(fù)位狀態(tài)，配置完成后，如果有對ARM的應(yīng)用，則ARM解除復(fù)位，執(zhí)行軟件代碼；反之，ARM一直處于復(fù)位狀態(tài)。 2 EPXAl0的工作方式 EPXAl0嵌入式處理器部分提供了兩條32位AMBA微控制器總線AHB1、AHB2，分別用于片內(nèi)各種資源的通訊，如圖1所示。基于AHB1、AHB2總線，EPXAl0的工作方式大致可分為三種：(1)ARM作為AHB1總線的主控，直接訪問AHB1總線的從屬資源，包括SDRAM控制器、片上SRAM、中斷控制器等。(2)ARM作為AHB1總線的主控，通過AHBl-2橋訪問AHB2總線上的從屬資源，包括UART、E-BI、SRAM、Stripe-To-PLD橋等，同時通過Stripe-To-PLD橋?qū)PGA進(jìn)行訪問和控制。(3)FPGA通過AHB2的總線主控PLD-To-Stripe橋訪問AHB2總線上的從屬資源，包括SRAM、SDRAM控制器、UART等。 3 EPXAl0在圖像驅(qū)動和處理方面的應(yīng)用 本文所述的圖像驅(qū)動和處理系統(tǒng)主要利用FPGA邏輯控制實現(xiàn)簡單、對大量數(shù)據(jù)做簡單處理速度快以及ARM軟件編程靈活的特點，系統(tǒng)框圖如圖2所示。在芯片F(xiàn)PGA部分，構(gòu)造了CMOS驅(qū)動模塊，驅(qū)動CMOS圖像傳感器使之能夠采集圖像數(shù)據(jù)。然后圖像數(shù)據(jù)經(jīng)數(shù)據(jù)接收模塊存入片外SDRAM中，并經(jīng)串口傳人PC機(jī)，要將圖像數(shù)據(jù)在PC機(jī)中顯示成圖像，還需編寫基于CDib類的圖像顯示程序；同時將圖像數(shù)據(jù)經(jīng)芯片ARM部分的圖像處理算法(本系統(tǒng)采用Sobel算子)處理，處理后的圖像數(shù)據(jù)才能經(jīng)串口傳給PC機(jī)進(jìn)行顯示。為了驗證基于ARM的圖像處理算法實現(xiàn)的正確性，還將這一算法在PC機(jī)中進(jìn)行了實現(xiàn)，最后針對同一幅圖像，將兩種實現(xiàn)的結(jié)果進(jìn)行了比較。 3．1圖像的驅(qū)動 3．1．1 CMOS圖像傳感器的驅(qū)動 要使CMOS圖像傳感器成像，必須設(shè)計正確。的驅(qū)動時序，包括行同步、列同步、場同步及曝光時間設(shè)定等時序。利用FPGA邏輯編程簡單的特點，用硬件描述語言Verilog HDL編程，可在FPGA中實現(xiàn)CMOS圖像傳感器的驅(qū)動時序，該驅(qū)動時序的仿真結(jié)果如圖3所示。圖中，ld_y為行選通信號；ld_x為列選通信號；cal為場選通信號；clk_adc為內(nèi)部A／D轉(zhuǎn)換器所需的時鐘；addr為行列地址線；sys_reset為曝光時間設(shè)定信號；s和r為內(nèi)部放大器選通信號。 3．1．2圖像的采集 CMOS圖像傳感器輸出的信號為數(shù)字信號(即數(shù)字圖像數(shù)據(jù))，所以圖像的采集要通過FPGA中的數(shù)據(jù)接收模塊將圖像數(shù)據(jù)保存到片外SDRAM中。數(shù)據(jù)接收模塊狀態(tài)機(jī)如圖4所示。標(biāo)志Flag為1，開始采集數(shù)據(jù)。因為CMOS圖像傳感器在每個A／D轉(zhuǎn)換時鐘周期輸出一個數(shù)據(jù)(如圖3所示)，接收模塊也相應(yīng)地設(shè)計成一個時鐘接收周期接收一個數(shù)據(jù)(Burst狀態(tài))，這樣也就發(fā)揮了FPGA對大量數(shù)據(jù)處理速度快的優(yōu)勢。 3．1．3圖像的顯示 ARM將SDRAM中的圖像數(shù)據(jù)經(jīng)串口傳給計算機(jī)，在計算機(jī)中用VC++語言編寫串口協(xié)議和圖像顯示程序，將CMOS圖像傳感器采集到的圖像顯示在屏幕上，以便于監(jiān)測驗證。 3．2圖像的處理 本系統(tǒng)采用的圖像處理算法基于Sobel邊緣檢測算子。圖像的邊緣是由灰度不連續(xù)性所反映的，是圖像的最基本信息。邊緣檢測算子檢查每個像素的鄰域并對灰度變化率進(jìn)行量化，也包括方向的確定，大多數(shù)使用基于方向?qū)?shù)掩模求卷積的方法。就sobel算子而言，如圖5所示，采用了兩個3×3卷積核形成邊緣算子模板，緊鄰中心像素的像素有4個，和中心像素成斜對角的像素也有4個，距離中心像素近的模板值的系數(shù)為2，成斜對角的比較遠(yuǎn)，所以其系數(shù)為1，該系數(shù)反映了這樣一點：鄰域?qū)Ξ?dāng)前像素的灰度梯度的影響程度越近影響越大，越遠(yuǎn)影響越小。圖像中的每個點都用這兩個核做卷積，一個核對垂直邊緣響應(yīng)最大，而另一個核對水平邊緣響應(yīng)最大，兩個卷積的最大值作為該點的輸出位，反映了當(dāng)前位置灰度梯度(圖像邊緣)的主要方向和大小。運算結(jié)果反映了一幅邊緣幅度圖像。 因為拍攝的圖像為1024×1024，采用的Sobel算子為3x3模板，所以圖像周邊的一圈像素(第1行、第1024行、第1列、第1024列)保持原灰度值。在圖像的第2行2列到1023行1023列的范圍內(nèi)，用圖5所示的算子模板進(jìn)行掃描計算，即當(dāng)前像素和與當(dāng)前像素相鄰的8個像素，分別與模板中位置相應(yīng)的9個系數(shù)相乘，累加這9個乘積結(jié)果，就得到針對某一方向的灰度梯度。比較兩個方向的計算結(jié)果，取最大者作為當(dāng)前位置的灰度梯度。圖7為圖6經(jīng)過Sobel算子進(jìn)行邊緣提取后得到的圖像。該算法在ARM中是基于C語言實現(xiàn)的，體現(xiàn)了ARM軟件編程靈活的特點。 3．3試驗結(jié)果 圖6是成功驅(qū)動CMOS圖像傳感器后拍攝的景物圖像，可見圖像非常清晰。本文分別針對Soble算子進(jìn)行了基于PC機(jī)和基于ARM的實現(xiàn)，圖7為圖6經(jīng)過ARM中的Sobel算子的邊緣提取結(jié)果，圖8為圖6經(jīng)過PC機(jī)中Sobel算子的邊緣提取結(jié)果，圖9為圖7和圖8逐像素的比較結(jié)果�？梢妰煞N實現(xiàn)方法得到的結(jié)果完全一致，說明了基于ARM的Sobel算子的實現(xiàn)是正確的。 上述圖像驅(qū)動和處理系統(tǒng)如果僅用FPGA來實現(xiàn)，算法部分的實現(xiàn)會比較復(fù)雜；如果僅用ARM來實現(xiàn)，驅(qū)動時序的設(shè)計也會非常困難。而采用內(nèi)嵌ARM核的FPGA芯片EPXAl0，單片就實現(xiàn)了上述系統(tǒng)，大大減小了設(shè)計的難度和電路的復(fù)雜性，同時也減小了硬件電路的體積和功耗，在系統(tǒng)小型化方面有著獨特的優(yōu)勢。由于EPXAl0集成了先進(jìn)的ARM922T處理器器以及高密度的FPGA，所以在不增加體積和改進(jìn)硬件電路的情況下，可以實現(xiàn)更加復(fù)雜的圖像處理算法和硬件控制邏輯設(shè)計，具有很強的系統(tǒng)擴(kuò)展?jié)摿�。這種嵌入式方案必將成為集成電路的發(fā)展趨勢，將會在未來較短的時間里得到快速的發(fā)展。 |
