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1 概 述 雷達觀測的目標有大、有小，有遠、有近，因此反射信號的強弱程度可能變化很大。當大目標處于近距離時，其反射信號很強，就會使接收機發生過載現象，破壞接收機的正常工作。為了防止強信號使接收機過載，需要對接收機的增益進行調節；在跟蹤雷達中，為了保證對目標的自動方向跟蹤，要求接收機輸出的角誤差信號的強度只與目標偏離天線軸線的夾角D(稱為誤差角)有關，而與目標的遠近、反射面積的大小等因素無關(即誤差信號實現歸一化)，因此采用自動增益控制電路(AGC)。 數字增益控制電路的原理圖示如圖1所示，其中IF是中頻輸入信號，Lo是相干信號。 對于單脈沖跟蹤雷達而言，圖1是和支路的電路框圖，他是一個閉環系統，為了保證2個差支路輸出的角誤差信號與目標的遠近無關，和路產生的AGC控制碼必須同時對2個差路進行增益控制，為了補償和差三路的數控衰減器的不一致性，通常利用ROM來修正差路的控制特性曲線，以和路AGC控制碼為地址，ROM內的數據是和路AGC控制碼所對應的差路AGC控制碼。 2 用CPLD器件實現DAGC運算 由ALTERA公司所推出的復雜可編程邏輯器件(CPLD)有各種系列的產品。其中EPFl0K系列集成度達到了上萬門，并含有較大容量的內部存儲器，可以在單個器件內集成大量的功能單元，實現復雜的邏輯電路。 VerilogHDL是在應用最為廣泛的C語言基礎上發展起來的一種硬件描述語言，VerilogHDL提供了非常精簡和易讀的語法，相比較而言，VHDL的描述長度是VerilogHDI。的2倍。設計者只要學會Verilog一門語言，就可以應付邏輯設計中所有方面的事情。 IQ解調放大后的零中頻模擬信號經A／D轉換電路變成數字信號至DAGC電路，DAGC電路采用單片CPLD器件(EPFl0K100EQC240-1)，器件內部的運算全部采用VerilogHDL語言編程實現，子程序包括：求模運算、門限、積分器及時序電路。DAGC電路的內部邏輯圖如圖2所示。 求模運算相當于傳統模擬AGC電路中的峰值檢波器，通常有2種方法可實現求模運算：一種是查表法；另一種是采用經驗公式來計算。為了簡化程序，這里介紹經驗公式的算法： 模值="二選大"+0．416×"二選小" 先對I路信號和Q路信號分別取絕對值，用比較器判斷二者的大小，取其中大的值給"二選大"，小的值給"二選小"，在程序中調用一次乘法器，和一次加法器即可計算出信號的模值。 為保證接收機的靈敏度，采用帶門限的AGC電路(又稱延遲式AGC電路)，對輸入信號與門限值之比取對數，即為輸入信號與門限的誤差，對數運算可利用CPLD器件的片內ROM用查表法實現。 積分器的功能是記憶前一采樣周期的AGC控制碼，并根據本次采樣周期計算的誤差值對其進行調整，最終使接收機的視頻輸出幅度穩定在門限電平附近，幅度起伏小于1dB。 3 數控衰減器在中頻電路中引入的沖擊振蕩問題 由于AGC控制碼的開關作用會在數控衰減器的輸出端產生沖擊振蕩，這種沖擊振蕩是不可消除的，他會對中頻信號造成干擾，成為假目標，破壞接收機的正常工作。采取以下措施可將這種沖擊振蕩對接收機的影響降至最小。 (1)合理設計時序電路 數控衰減器產生的沖擊振蕩雖然不能徹底消除，但如果把AGC控制碼的變化控制在雷達的休止期內，就會避免沖擊振蕩干擾中頻信號。時序電路用以產生所有功能模塊所需的同步信號，時序信號的波形圖如圖3所示。 (2)數控衰減器的延遲時間必須盡可能小，具體數值主要取決于雷達休止期的時間。 4 數控衰減器的實現 數控衰減器的實現方法有2種：一種是用開關選I通電組網絡實現，其缺點是小衰減量位電路是失配的，I駐波比較大，高衰減量位的精度不易保證，組合起來I積累誤差較大。另一種是使用D／A轉換器輸出控制模擬衰減器實現數控衰減器，控制精度容易保證，功能圖如圖4所示。 模擬衰減器控制的線性度一般比較差，AGC控制碼通常是8b，直接用這8b數據輸入給D／A轉換器去控制模擬衰減器，其控制精度是不能滿足接收機的指標要求的，圖4中的CPLD器件實際上是實現了EPROM的功能，EPROM的地址是AGC控制碼，其數據輸出可以選擇12b，選用12b的D／A轉換器輸出控制模擬衰減器，控制精度可達到0．5dB。如果這部分電路放在中放盒里，CPLD器件可選擇EPM7128SLC84-6，雖然該器件沒有片內存儲器，但用VerilogHDL語言編程很容易實~EPROM的功能，單片EPMTl28器件可替代4個8b的EPROM器件，實現電路的小型化。 5 結 語 增益控制電路是雷達接收機的重要輔助電路，早期的雷達采用模擬AGC電路，不便于調試，后來采用EPROM和D／A轉換器對模擬衰減器的控制曲線加以修正，使接收機易于調試，但電路集成度低，設備量大。本文中介紹的數字增益控制電路用單片CPLD器件實現，電路參數調整靈活快捷，同時也實現了電路板的小型化。 |
