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在某測試系統的開發中，需要用數據總線來實現自動測試設備(Automatic Test Equipment，簡稱，ATE)和被測單元(Unit Under Test，簡稱UUT)之間的串行通信。實際設計時，筆者采用串行通信方式，以32位雙極性(±5V 歸零)串行碼(稱之為一個代字)向UUT分時發送控制指令和狀態信息，同時接收U-UT送出的代字信息。文中對該電路的設計原理和部分軟件程序的實現方法做了詳細地介紹。 1 50kHz時基信號發生器 由于在此測試系統中的通信均是以串行碼的形式進行的，且數據傳輸的速率為50kbps，因此，設計時，采用了如圖1所示的550kHz時基信號發生器。 圖1中，SG8002是日本EPSON公司生產的可編程晶體振蕩器，其頻率穩定性為±100ppm／(在-20℃-+70℃范圍內)。該編程晶體振蕩器產生的1.2MHz脈沖信號經54LSl07雙JK觸發器4分頻后可得到300kHz的方波。此方波輸出分兩路，一路經54LSl07再次2分頻后形成150kHz信號CPl50，作為測試系統的自檢、外部檢定以及對該測試系統的測試擴展；另一路則先經4位移位寄存器54LS95后，再進行6分頻，從而得到所需的50kHz時基信號CP50。 2 32位單極性串行碼發送電路 32位單極性串行碼發送電路的主要作用是將PC／104總線的數據端口D0-D7送出的串行TTL電平經54LS595移位鎖存至54LS95移位寄存器的Di輸入口，然后在并行置入脈沖C2下降沿的作用下打入到Qi輸出口，最后在32個串行右移脈沖CP1下降沿的作用下形成所需的、含有特定意義的32位單極性雙通道串行碼NHΦ．CHl和NHΦ．CH2。具體的電路實現原理如圖2所示。 3 代宇發送允許信號形成電路 該電路以AT89C2051微處理器為控制核心將50kHz時基信號發生器產生的時基信號CP50進行隔段取樣，以形成54LS95所需的串行右移脈沖CPl、并行置入脈沖C2及工作方式控制信號M。其電路原理如圖3所示。 圖3中，MAX813L芯片用于組成AT89C2051微處理器的復位監控電路，同時此芯片也可充當"看門狗"(WatchDog)，以防止程序運行時出現"飛跑"現象。50kHz的時基信號經過AT89C2051的隔段取樣例程后可形成滿足圖4所示時序要求的采樣脈沖串CPl、C2及M。 下面是AT89C2051對50kHz時基信號的隔段取樣程序： ORG 0000H START： SETB P1.7 CLR P1.0 CLR P1.2 CLR p1.3 CPL P3.1 MOV R0，#00H DELAY: MOV TMOD，#01H SETB TR0 MOV A，#32H DELAY1: MOVTHO，#0B1H MOV TL0，#0EOH DELAY2: JNB TF0，DELAY2 CLR TF0 CPL P3.1 DEC A DJNE A,#00H，DELAY1 LOOP1: JNB P1.7，LOOPl LOOP2: JB P1.7，LDOP2 INC R0 CJNE R0，#02H，LOOP3 SETB P1.2 LOOP3: JNB P1.7，LOOP3 SETB P1.3 LOOP4: JB Pl.7，LOOP4 CLR P1.3 INC R0 LOOP5: JNB Pl.7，LOOP5 LOOP6: JB P1.7，LOOP6 CLR P1.2 INC R0 SETB P1.0 LOOP7: JNB P1.7，LOOP7 LOOP8: P1.7，LOOP8 INC R0 CJNE R0，#24H，LOOP7 CLR P1.0 CPL P3.1 MOV R0，# 00H SJMP LOOPl END 4 單／雙極性變換電路 單／雙極性變換電路主要是由電平匹配器1、電平匹配器2、反相加法器以及功率放大器等4部分組成，具體的電路原理如圖5所示。 該電路的基本工作原理是將32位單極性串行碼發送電路產生的雙通道互補對稱串行碼NHΦCH1和NHΦ．CH2信號送電子匹配器1和2進行處理，以形成反相加法器所需的輸入信號Vol和V02，然后將Vol、V02以及補償電子信號Vr經加法器線性疊加以得到雙極性串行碼"雙絞a"信號。由于"雙絞a"信號功率較小，不能直接驅動被測設備的內部電路，故需將其再進行一級功率放大以滿足實際需要。 在圖5中，電平匹配器、反相加法器均采用OPA689高精度高速集成運放芯片，而功率放大器則采用大功率高頻功放芯片BUF634。 圖6所示是單極性-雙極型串行碼的極性變換邏輯及時序關系。 |
