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半導體行業目前面臨集成電路（IC）制造方法的巨大變革，這一變革旨在不斷提高 IC的性能和密度，可能會對設計方法產生影響。晶圓代工廠家目前正準備根據finFET概念加強使用三維晶體管結構的14nm和16nm工藝，因為相比較20nm的平面型晶體管，它們可以提供更高的性能。 通過提高載流通道，可從門控的三面對其進行環繞，從而使門控展現出更強的靜電控制。這克服了導致過多漏電流的短通道效應以及使用大量硅片制造的納米平面型晶體管所產生的其他問題。 圖 1：更好地說明了頻率范圍內的漏電流控制 多層面門控的進一步優勢在于單位范圍內的驅動電流多于平面型器件單位范圍內的驅動電流——相比于平面型器件，在等效門控長度相同的情況下，使用鰭（Fin）結構高度可創建有效容積更大的通道。這意味著有效性能更好。 通過增強FinFET性能，可在功率預算給定的情況下實現比體硅技術更高的頻率數。功耗降低源于以下兩個方面：對寬型高驅動標準單元的需求降低；以及漏電流量給定情況下，在較低電源電壓下工作的能力。但是，只有改變設計技術才能完全實現功耗降低性能。 基于標準單元的流程仍是實現高生產率IC實施的關鍵因素。過去數十年來，單元提取鞏固了綜合驅動設計流程的基礎，為高度自動化的數字電路實施提供了基礎，使得小規模團隊進行百萬門級電路設計成為可能。晶體管結構的變更以及相關的布局依賴效應即將突破設計流程的物理層、單元層和邏輯層之前的清晰接口，這使得設計人員在布局電路時不得不考慮低層特征。但是，通過增強單元級別智能化，可以維持標準單元提取的生產率優勢，并且仍然能夠獲得通過基于finFET的工藝實現的功率、性能和面積（PPA）優勢。 伴隨 finFET而來的是電路結構因其外形變化而導致的根本性變革（圖 2）。給定工藝的鰭（Fin）結構具有固定的寬度和間距。與平面工藝（可通過任意量增加晶體管寬度來提高整體驅動強度，從而改善大型扇區或高電容總線的性能）相比，finFET的有效寬度只能通過向晶體管添加更多鰭（Fin）結構才能予以改變。鰭（Fin）結構量化不僅提高模擬和自定義電路設計的復雜度，還對數字電路實施產生微妙而重要的影響。 圖 2：FinFET vs 平面型晶體管 總而言之，基于finFET的流程將從盡可能窄的鰭（Fin）結構間距中受益，因為這將提供更好的密度、靈活性和性能。用于創建鰭（Fin）結構的工藝依賴于化學性自動調準技術，該技術可以使間距比金屬互聯的最精細層（M1 和 M2）的行間距縮小25%。這些金屬層目前使用兩個各不相干卻又結合為一種合成曝光的的光罩繪制，而非使用自我調準的工藝繪制。這些金屬層的最小間距由疊對誤差確定，因此采用自我調準的鰭（Fin）結構形成步驟可實現較高間距。設計用于實施大部分數字邏輯（將用于基于finFET的 IC）的標準單元時，需要考慮鰭（Fin）結構與M2間距的不匹配性（通常情況下，鰭（Fin）結構平行于 M2 間距）。 對于基于finFET的工藝，鰭（Fin）結構和金屬導線寬間距之間僅存在少數幾個能夠產生可行標準單元庫的有效“齒輪比”，因此需要對其進行設計以便使每個單元都有一個固定數量的布線路徑。即便如此，某些組合也會導致金屬網格不靈活，使其難以承載關鍵路徑上的單元所需的足夠電流。納米工藝正越來越多地受到電遷移等效應的影響，此類效應使通過強電流的金屬線變細直至消失，從而縮短了IC 的生命周期。 對于最大的金屬布線密度，雙掩模的設計規則不僅應用于金屬導線寬間距，也應用于其寬度。由此產生的結果是，不能始終繪制更寬的金屬導線來承載提供高驅動力的單元所需的強電流。某些鰭（Fin）結構數與金屬導線數之比允許在電源布線時更為靈活地使用金屬互連工藝。它們支持在需要時使用更寬、更具彈性的電源導軌，與此同時單元的布線路徑數能夠提供更高的邏輯布線密度以承載功耗。要利用上述結構，需在平時所了解的傳統布局布線工具的基礎上深入了解標準單元架構，布局布線工具旨在預確定的位置上將標準單位用作為帶有一組 I/O 和電源引腳的黑箱子。 可以使用其對內部標準單元架構的理解并且根據邏輯需求重新映射單元的工具能夠額外提供充分利用上述新結構所需的靈活性，而無需徹底重組 IC 實施流程。相同的理解可以幫助其他設計流程采用最新的設計變更，從而產生工程變更指令 (ECO)。 由于設計規則較之以往更具約束性，實施 ECO 變得更為困難，因為即便是一個小的變更也能導致雙模式層的光罩顏色出現問題。整合能夠理解本地標準單元環境的工具的流程可以更深層次地進行設計，從而盡可能透明地實施 ECO 。 深入了解標準單元的內部架構將幫助解決因遷移至基于finFET的納米工藝而產生的其他問題。由于設計人員試圖利用3D晶體管的更高性能并加快時鐘速度，他們將遭遇更加嚴峻的易變性挑戰。盡管finFET在某些關鍵指標方面展示的易變性低于平面型晶體管，但是易變性仍是時序終止的一個主要障礙，并且跨越標準單元和布線層之間的邊界以多種方式存在。 傳統意義上，此類可變性將整合于限制時鐘速度的保護頻帶中，阻礙獲取通過 finFET結構實現的性能收益。更好的分析和更正技術可以很大程度上恢復此類性能丟失，從而加快時鐘速度并使產品在市場上更具競爭力。 現已證明，14nm和16nm的基于finFET的工藝所采用的雙模式技術將導致巨大的路徑延遲差異。例如，在調準其中一個用于成像互連模式的光罩時的微小轉換可以提高門控電極和電纜之間的耦合電容，從而使路徑延遲提高。由于整個光罩的轉變將變為一致，因此與該光罩模式相關的晶體管的延遲將得以關聯—— 更多了解每個標準單元行為和內部連接性的高級分析工具也會對其進行考慮。通過考慮上述關聯性并采取更正措施，可以消除對耦合電容差異的顧慮并提高目標時鐘速度。 互連寄生，尤其是基于finFET的工藝中的金屬導線的高抗阻性，也將阻礙時鐘樹的性能。時鐘樹使用大量長距離連接以便使 IC 的時序保持一致。緩沖器插入等傳統技術將提高能耗。通過運用基本標準單元的知識，可以執行更為智能的時鐘樹優化，提供低偏差時序信號，并避免花費功耗預算。 降低器件幾何尺寸還可以提高出現因電離輻射而產生的單一事件擾亂的可能性，從而導致結果不正確以及系統崩潰。在電路環境下分析單元結構（有可能使用加強版本替換它們）可以降低在出現阿爾法粒子的情況下行為不恰當的可能性。 采用基于finFET的工藝的這一舉措將帶來大量流程級的變更，并會對數字設計產生影響。如果不加以解決，將導致較差的IC性能。盡管這些物理效應有可能威脅極度穩定且基于標準單元的流程，但推出在單元層面上解決SoC設計的工具將有助于維持流程的穩定并完全實現基于finFET的工藝所帶來的優勢。 |
