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為擴(kuò)大數(shù)字通信系統(tǒng)的傳輸容量，信道上的信號都是在發(fā)送端分接，在接收端復(fù)接。在通信接口電路中能完成這一功能的電路就叫作分接復(fù)用器。 該分接復(fù)用器提供了標(biāo)準(zhǔn)的E1接口可供SDH系統(tǒng)方便使用。在點(diǎn)到點(diǎn)通信時，采用該分接復(fù)用器可以使系統(tǒng)速率提高到N(N為1、2、3等)倍E1速率以上。當(dāng)用戶需求速率超過E1速率但又達(dá)不到34.368Mbps的VC-3速率時，一個好的方法就是采用E1分接復(fù)用器接口電路。比如以太網(wǎng)通信需要10Mbps的速率時，采用該分接復(fù)用器，取N＝７就可實(shí)現(xiàn)通信要求。 針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯片，本文介紹一種用高級硬件描述語言VHDL 及狀態(tài)轉(zhuǎn)移圖完成該分接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)。并給出了用XiliNx FouNdatioN tools EDA軟件設(shè)計(jì)的電路仿真波形及SpartaN XCS30XL完成FPGA實(shí)現(xiàn)的結(jié)果。 1 數(shù)字分接復(fù)用器結(jié)構(gòu)原理 本數(shù)字分接復(fù)用器的功能是：在發(fā)送端把12Mbps經(jīng)過編碼的有幀結(jié)構(gòu)的EtherNet以太網(wǎng)碼流分接為7路標(biāo)準(zhǔn)E1接口速率數(shù)據(jù)流，SDH設(shè)備再把這７路數(shù)據(jù)映射到155Mbps的速率上去并通過光纖傳輸?shù)较乱粋�SDH設(shè)備；在接收端由SDH設(shè)備從155Mbps的數(shù)據(jù)流中取出７路標(biāo)準(zhǔn)E1速率數(shù)據(jù)正確恢復(fù)為原來的12Mbps的EtherNet以太網(wǎng)碼流。 發(fā)送端12Mbps有幀結(jié)構(gòu)數(shù)據(jù)幀間由全1空閑碼填充。從數(shù)字分接復(fù)用器發(fā)送端輸出的７路E1數(shù)據(jù)由于傳輸處理過程中路由不同，必然會造成7 路E1數(shù)據(jù)在傳輸過程中的各路時延不一致，這就使得各路數(shù)據(jù)不同步。在設(shè)計(jì)中如何在接收端使得7路E1數(shù)據(jù)同步，從而正確恢復(fù)原發(fā)送端的12Mbps數(shù)據(jù)就成了一個難題。針對這一問題制定出了如下的解決方案。 1.1 數(shù)字分接器原理框圖及說明 如圖1所示，把數(shù)字分接器從總體上劃分為：時鐘產(chǎn)生、幀頭/幀尾檢測、串并變換、固定插零、FIFO插入SYNC五個模塊。 在發(fā)送端，分接器的時鐘產(chǎn)生電路把14Mbps系統(tǒng)時鐘XCLK轉(zhuǎn)變?yōu)?2Mbps時鐘，用這一時鐘對端口來的12Mbps成幀數(shù)據(jù)DATAIN做幀頭1100010001/幀尾1000000001檢測，檢測出幀頭后再做串/并變換操作，這樣就初步完成了分接器的功能。但是，為了使數(shù)字復(fù)接器能正確復(fù)接就需要在分接器輸出的7路數(shù)據(jù)中分別插入同步頭SYNC0111111110。為了使數(shù)據(jù)和插入的SYNC區(qū)別開來，須要在7路數(shù)據(jù)中每隔7bit就固定地插入"0"。這樣，就保證了插入的SYNC不會與正常的數(shù)據(jù)相混淆，從而也使得分接出的7路數(shù)據(jù)變?yōu)闃?biāo)準(zhǔn)的E1數(shù)據(jù)。 1.2 數(shù)字復(fù)接器原理框圖及說明 數(shù)字復(fù)接器原理框圖如圖2所示。 與分接器相呼應(yīng)，可把復(fù)接器從總體上劃分為：SYNC檢測、SYNC扣除、并/串轉(zhuǎn)換、扣除零、幀頭/幀尾檢測5個模塊。 在接收端，復(fù)接器的SYNC檢測模塊在7路E1數(shù)據(jù)流中分別檢測出7個SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路E1數(shù)據(jù)同步。之后，就可以對這7路E1數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換了。對于轉(zhuǎn)換后的14Mbps數(shù)據(jù)還需要扣除在分接器中固定插入的零。根據(jù)要求對于12Mbps的數(shù)據(jù)再一次做幀頭/幀尾檢測以便在兩幀數(shù)據(jù)之間插入全"1"的空閑碼。這樣就正確恢復(fù)出發(fā)送端的12Mbps碼流。 在發(fā)送端和接收端所有SYNC的處理都用FIFO技術(shù)來實(shí)現(xiàn)。電路設(shè)計(jì)采用硬件高級描述語言VHDL和狀態(tài)機(jī)來完成，用FPGA驗(yàn)證實(shí)現(xiàn)。為提高電路的可實(shí)現(xiàn)性，設(shè)計(jì)全部采用D觸發(fā)器和邏輯門來實(shí)現(xiàn)，并用綜合約束工具來控制FPGA內(nèi)部電路的路徑延時。 2 VHDL語言設(shè)計(jì)相對于傳統(tǒng)設(shè)計(jì)的優(yōu)點(diǎn) (1) 采用自頂向下(Top Down)的設(shè)計(jì)方法 與傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)從具體的設(shè)計(jì)單元開始不同，VHDL設(shè)計(jì)是從系統(tǒng)的總體要求出發(fā)，先進(jìn)行系統(tǒng)建模仿真，仿真通過后再利用VHDL層次化、結(jié)構(gòu)化及行為化的描述方法將各個模塊模型用可實(shí)現(xiàn)的VHDL電路描述替換。這對于一個非常大的硬件系統(tǒng)設(shè)計(jì)從總體上把握設(shè)計(jì)的可行性是非常重要的。 (2) 采用系統(tǒng)的早期仿真 通過對系統(tǒng)建模的早期仿真便于在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中潛在的問題，與傳統(tǒng)的自下而上設(shè)計(jì)的后期仿真相比可大大縮短系統(tǒng)設(shè)計(jì)的周期。 (3) 降低了硬件電路的設(shè)計(jì)難度 不需要象傳統(tǒng)的設(shè)計(jì)方法在設(shè)計(jì)前就要寫出電路的邏輯表達(dá)式、真值表及卡諾圖化簡，VHDL在設(shè)計(jì)計(jì)數(shù)器的時候只關(guān)心計(jì)數(shù)器的狀態(tài)就可以了。這樣也大大縮短系統(tǒng)設(shè)計(jì)的周期。這對于時間效益的現(xiàn)代社會是非常重要的。 (4) VHDL設(shè)計(jì)文檔的靈活性 用VHDL設(shè)計(jì)硬件電路，主要的設(shè)計(jì)文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉(zhuǎn)化為原理圖。另外，它資料量小，便于保存，可以方便地被其它設(shè)計(jì)所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。 3 分接復(fù)用器的VHDL及狀態(tài)轉(zhuǎn)移圖設(shè)計(jì) 3.1 分接復(fù)用器頂層VHDL建模Top level及系統(tǒng)功能仿真 1 系統(tǒng)發(fā)送頂層建模的VHDL端口描述 Library IEEE? Use IEEE.std_logic_1164.all? --引用庫說明； Entity TRAN_TOP is Port RESET IN STD_LOGIC? --system reset signal? XCLK_IN ? IN STD_LOGIC? --14.336MHz input high clock? DATAIN IN STD_LOGIC --12.544MHz input data? CLK12M ?OUT STD_LOGIC?--12.544MHz input clock? READCLK_OUT OUT STD_LOGIC?--2.048MHz Output clock? ROUT OUT STD_LOGIC_VECTOR 6 downto 0 --2.048MHz7route --output data ?； end TRAN_TOP ? 2 系統(tǒng)發(fā)送頂層建模的VHDL仿真波形 如圖3所示， 送來的10M二進(jìn)制的一幀數(shù)據(jù)DATAIN為"1100010001幀頭1111111111? 1111111111?1111111111?11111111?1000000001幀尾"。把它分接為7路2M的數(shù)據(jù)如下： ROUT0? 0?0111111110插入的SYNC1011111?0每7bit固定插入'0'10?111... 空閑碼 ROUT1? 0?0111111110插入的SYNC1011111?0每7bit固定插入'0'10?111... 空閑碼 ROUT2? 0?0111111110插入的SYNC0111111?0每7bit固定插入'0'10?111... 空閑碼 ROUT3? 0?0111111110插入的ＳＹNＣ0111111?0每7bit固定插入'0'10?111... 空閑碼 ROUT4? 0?0111111110插入的ＳＹNＣ0111111?0每7bit固定插入'0'00?111... 空閑碼 ROUT5? 0?0111111110插入的ＳＹNＣ1111111?0每7bit固定插入'0'01?111... 空閑碼 ROUT6? 0?0111111110插入的ＳＹNＣ0111111?0每7bit固定插入'0'0 ?1111... 空閑碼 這樣，從仿真波形可知電路完成了每幀二進(jìn)制10Ｍ數(shù)據(jù)分接為７路2Ｍ數(shù)據(jù)時在每路2Ｍ數(shù)據(jù)中插入SYNC 0111111110、每7bit固定插入'0'以及在10Ｍ數(shù)據(jù)每幀分接完后插入全1空閑碼的操作。 3 系統(tǒng)接收頂層建模的VHDL端口描述 Library IEEE? UseIEEE.std_logic_1164.all? --引用庫說明； Entity RCV_TOP is port (RESET IN STD_LOGIC --system reset signal? XCLK IN STD_LOGIC? --14.336MHz input high clock? CLKIN ? IN STD_LOGIC_VECTOR 6 DOWNTO 0 ? --2.048MHz 7 rout input clock? DATAIN IN STD_LOGIC_ VECTOR6 DOWNTO 0 ? -- 2.048MHz 7 rout input data? CLK_OUT OUT STD_LOGIC? --12.544MHz output clock? DATAOUT OUT STD_LOGIC? --12.544MHz output data? ? end RCV_TOP 4 系統(tǒng)接收頂層建模的VHDL仿真波形 如圖4所示 7路包含有SYNC0111111110及每7bit插入'0'的兩幀2M數(shù)據(jù)通過接收系統(tǒng)被正確地 復(fù)接為10M數(shù)據(jù)。HEAD_FLAG和END_FLAG分別為復(fù)接幀數(shù)據(jù)的幀頭幀尾指示信號。 這里的7路仿真數(shù)據(jù)相互之間的延遲不同，其中第DATAIN0延遲最大8bit，通過系統(tǒng)仿真可以證明7路2M數(shù)據(jù)間的延遲差最大可到125bit，遠(yuǎn)遠(yuǎn)超過技術(shù)要求的1~6bit。這樣，從系統(tǒng)上確保了設(shè)計(jì)的可行性。 3.2 狀態(tài)轉(zhuǎn)移圖設(shè)計(jì)方法 為去除毛刺，本設(shè)計(jì)中的計(jì)數(shù)器全部采用格雷碼計(jì)數(shù)器。因?yàn)楦窭状a計(jì)數(shù)器從前一個狀態(tài)到后一個狀態(tài)的變化同時只有一位矢量發(fā)生狀態(tài)反轉(zhuǎn)如：對于一個8位計(jì)數(shù)器它的計(jì)數(shù)狀態(tài)變化是：000→001→011→010→110→111→101→100，故對它譯碼時可以防止競爭冒險現(xiàn)象，從而消除了電路在譯碼時可能產(chǎn)生的毛刺。對于有大量狀態(tài)轉(zhuǎn)移的電路，采用狀態(tài)轉(zhuǎn)換圖輸入法方便、直觀；在FOUNDATION工具中，狀態(tài)圖輸入又可以轉(zhuǎn)化為VHDL語言，這又大大提高了電路設(shè)計(jì)的靈活性。 4 功能仿真、后仿真和FPGA實(shí)現(xiàn) 本設(shè)計(jì)采用自頂向下(top-down)的設(shè)計(jì)方法。但為確保設(shè)計(jì)的可行性，對于每一個子模塊都進(jìn)行了功能仿真和后仿真。用foundation 工具做功能仿真時，電路中沒有器件延時和線延遲，只能從電路的功能上驗(yàn)證設(shè)計(jì)的正確性；而后仿真能模擬實(shí)際電路中的器件延時和線延時，從而能進(jìn)一步驗(yàn)證設(shè)計(jì)在實(shí)際工作中的正確性。最后本設(shè)計(jì)在FPGA上(Xilinx Spartan XCS30TQ144)實(shí)現(xiàn)，其工作頻率可達(dá)到20MHz，并在SDH系統(tǒng)的光纖環(huán)網(wǎng)上通過了測試。 5 FPGA驗(yàn)證及問題討論 (1)FPGA驗(yàn)證時的7路2M數(shù)據(jù)間的延遲差 為了驗(yàn)證7路數(shù)據(jù)在傳輸中有不同延時，分接復(fù)用器依然能正常工作，就需要模擬出7路不同的延時來。有三種不同的實(shí)現(xiàn)方法來完成： ·這7路不同的延時可以在FPGA內(nèi)部用不同的非門串起來實(shí)現(xiàn)； ·可以采用74系列器件在FPGA外部完成不同延時的模擬； ·在FPGA內(nèi)部用不同級數(shù)的D觸發(fā)器來模擬7路不同的延時。 在本設(shè)計(jì)中采用的是第三種。該方法的好處是易于控制不同路的延時，只要改變不同路中D觸發(fā)器的級數(shù)就可以改變7路不同的延時。 (2)為提高分接復(fù)用器的傳輸效率，可采用不固定插"0"法，例如HDLC中的插"0"法。 (3)可以通過在綜合時進(jìn)一步加約束來提高分接復(fù)用器的工作頻率。 本文中的分接復(fù)用器為系統(tǒng)通信提供了靈活的速率選擇，可根據(jù)不同需要，以2Mbps為基數(shù)來配置各種數(shù)據(jù)速率。本設(shè)計(jì)中采用VHDL輸入法及狀態(tài)圖輸入法，大大縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的可靠性，并且大大增加了設(shè)計(jì)的可移植性。該設(shè)計(jì)的成功表明硬件描述高級語言VHDL是硬件設(shè)計(jì)的一種十分有效的手段。 |
