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鎖相環(huán)路由于具有高穩(wěn)定性、優(yōu)越的跟蹤性能及良好的抗干擾性，在頻率合成中得到了廣泛應(yīng)用。但簡單的鎖相環(huán)路對輸出頻率、頻率分辨率等指標(biāo)往往不能滿足要求，所以要對簡單鎖相環(huán)路加以改進(jìn)。小數(shù)分頻鎖相環(huán)則是改進(jìn)方案之一。 采用小數(shù)分頻鎖相環(huán)帶來的一個嚴(yán)重問題是分?jǐn)?shù)調(diào)制(又稱相位調(diào)制)問題。產(chǎn)生的原因是：當(dāng)環(huán)路鎖定時，分頻器的分頻比不是固定的，而是在N和N+1之間變化。由于輸出頻率f0=N.FXfr，所以當(dāng)分頻比為N時，鑒相器的fo/N信號相位超前fr的相位，而且兩者相位差不斷增加，直到分頻比為N+1。這時相位差突然降到0，其結(jié)果是鑒相器的輸出呈現(xiàn)階梯鋸齒波形。這樣一個波動電壓加到壓控振蕩器上就會產(chǎn)生頻率調(diào)制。對于上述由于分頻比變化而引起的相位調(diào)制通常采用以下模擬補(bǔ)償措施：將小數(shù)累加器的累加和通過D/A變換器變換成補(bǔ)償電壓?其電壓大小與鑒相器輸出的相位調(diào)制電壓成正比而極性相反 ，再加到求和放大器上進(jìn)行抵消。這種模擬補(bǔ)償措施有以下不足之處：(1)補(bǔ)償電路過于復(fù)雜，調(diào)試不方便；(2)由于補(bǔ)償電壓和相位調(diào)制在時間上和幅度上難以達(dá)到一致，因此補(bǔ)償程度是有限的，一般存在1%以上的誤差。因此，一種全數(shù)字的方案被提出來，它能很好地解決分?jǐn)?shù)調(diào)制問題，這就是∑－△調(diào)制。 1 ∑－△調(diào)制頻率合成器及其實現(xiàn) ∑－△調(diào)制頻率合成器是一個無相位補(bǔ)償?shù)姆謹(jǐn)?shù)頻率合成器，用∑－△調(diào)制器取代普通分?jǐn)?shù)環(huán)中的累加器。把所需分頻比的分?jǐn)?shù)部分作為∑－△調(diào)制器的輸入，由調(diào)制器產(chǎn)生脈沖密度調(diào)制信號去控制頻率合成器的分頻比，以達(dá)到分?jǐn)?shù)分頻的目的。具有1位量化器(比較器)的一階∑－△調(diào)制器如圖1所示 1位D/A變換器完全線性，引入量化噪聲e k ，則量化器可作線性化處理，得圖1線性化模型，其中ｋ為整數(shù)，g k 為0~1的分?jǐn)?shù)，代表小數(shù)分頻分頻比的小數(shù)部分。y k 為0或1，分別代表分頻比為N和N+1的情況。理論分析表明［1］，一階∑－△調(diào)制器對信號是全通的，能傳遞所需信號。此外，它對噪聲呈現(xiàn)低頻端抑制大、高頻端抑制小甚至放大特性。這就是∑－△調(diào)制器的噪聲變形特性，它把噪聲能量推向高頻端，而高頻噪聲可由環(huán)路低通濾波器濾除，因此一階∑－△調(diào)制頻率合成器具有較小的噪聲。為更好地抑制噪聲，可用高階∑－△調(diào)制器，它由多個一階∑－△調(diào)制器級連而成。級連的方法如圖2所示。 第一級的量化噪聲e1 k (由v1 k 與y1 k 差得到)e2 k 作為第二級的輸入，第二級的量化噪聲e2 k 作為第三級的輸入，各級輸出作如圖的處理。調(diào)制器的輸出用來控制分頻比。高階∑－△調(diào)制頻率合成器電路實現(xiàn)框圖如圖3。 采用多級累加器結(jié)構(gòu)，與小數(shù)分頻頻率合成器比較，∑－△調(diào)制頻率合成器利用3個累加器或更多個累加器代替單個累加器，每個累加器的輸出與下一個累加器的輸入相接。和通常的分?jǐn)?shù)環(huán)一樣?累加器的溢出控制分頻比。第一個累加器同分?jǐn)?shù)系統(tǒng)中的累加器以同樣的方式工作，它溢出時，在一個周期內(nèi)，將分頻比從Ｎ變到N+1。第一個累加器的輸出代表相位誤差，如不進(jìn)行其它修正就會產(chǎn)生相位誤差。這個輸出再次由第二個累加器進(jìn)行數(shù)字積分?由它的輸出進(jìn)一步控制分頻比。控制方法如圖2所示。第二個累加器的溢出使分頻比變?yōu)镹+1，下一時鐘周期變?yōu)镹-1；第三個累加器將分頻比變?yōu)镹+1，N-2，N+1；第四個累加器將分頻比變?yōu)镹+1，N-3，N+3，N-1等等。 2 ∑－△調(diào)制器原理設(shè)計 ∑－△調(diào)制頻率合成器采用多級累加器結(jié)構(gòu)，對于一般的使用場合，采用三級累加器已能夠滿足信號指標(biāo)的要求。為了與微機(jī)接口的方便及頻率控制字的換算方便，累加器采用BCD碼全加器。如要實現(xiàn)六位小數(shù)分頻，每級累加器需三個八位鎖存器和六個BCD碼全加器。為了使電路設(shè)計相對簡單，調(diào)制器部分采用吞脈沖技術(shù)。在采用三級累加器的情況下(參見圖2)，分頻比最小時為N-3(第二級累加器-1有效，第三級累加器-2有效)，最大時為N+4(圖中三級累加器+1均有效)。因為是采用吞脈沖技術(shù)(不能添加脈沖)，即在分頻比為N-3時吞掉的脈沖最少。因此，在 累加器全無溢出的情況下(分頻比為N)，應(yīng)吞掉三個以上的脈沖，而這本不應(yīng)吞掉的脈沖在整數(shù)分頻部分予以添加。本設(shè)計采用無溢出時吞4個脈沖的方法，在三級調(diào)制器中的累加器的所有輸出情況下會吞掉1~8個脈沖。整數(shù)分頻計數(shù)器實際計數(shù)溢出值比分頻值小4?以添加本不應(yīng)吞掉的4個脈沖。 3 ∑－△調(diào)制器的FPGA實現(xiàn) FPGA是80年代中期出現(xiàn)的高密度可編程邏輯器件。FPGA及其系統(tǒng)軟件是開發(fā)數(shù)字集成電路的最新技術(shù)。它利用計算機(jī)輔助設(shè)計，以電路原理圖、高級語言、狀態(tài)機(jī)等形式輸入設(shè)計邏輯；它提供功能模擬、定時模擬等模擬手段，在功能模擬、定時模擬都滿足要求后，經(jīng)過一系列的變換，將輸入邏輯轉(zhuǎn)換成FPGA器件的編程文件，以實現(xiàn)專用集成電路。上述∑－△調(diào)制器采用三級累加器，實現(xiàn)六位小數(shù)分頻。采用74系列的電路，需要約60片左右的集成芯片，電路板尺寸比較大，電路調(diào)試麻煩，可靠性差，很難推廣使用和形成產(chǎn)品。將∑－△調(diào)制器用FPGA器件來實現(xiàn)，不但電路體積大大縮小，而且可靠性大大提高。使用FPGA器件的另一個好處是，可將同一系統(tǒng)中的其它數(shù)字電路納入其中進(jìn)一步縮小體積。 本設(shè)計的軟件環(huán)境為Xilimx 公司Foundation Serials 1.5i。采用原理圖輸入的設(shè)計方法，將復(fù)雜的原理圖分塊放在同一設(shè)計項目中，輸入完畢后進(jìn)行功能模擬，確認(rèn)功能正確以后，對原理圖進(jìn)行編譯并進(jìn)行FPGA器件內(nèi)部的布局布線，同時生成定時模擬數(shù)據(jù)文件。功能模擬主要是驗證三級∑－△調(diào)制器的功能是否正確，判斷的依據(jù)是看其是否可實現(xiàn)吞掉1~8個脈沖。 圖4是功能模擬的部分波形圖，采用XC3064A-7-PC84芯片對設(shè)計進(jìn)行布局布線，結(jié)果使用資源情況為CLB 86%、IOB 27%、GCLK被使用。最高工作頻率為4MHz。定時模擬能夠保證功能正確。 在本設(shè)計中，將整數(shù)分頻電路、吞脈沖電路均做在FPGA 器件之中?進(jìn)一步減小了電路板尺寸。 |
