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信號完整性（Signal Integrity, SI）是指信號在信號線上的質量，即信號在電路中以正確的時序和電壓作出響應的能力。如果電路中信號能夠以要求的時序、持續時間和電壓幅度到達接收器，則可確定該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現了信號完整性問題。 高速PCB的信號完整性問題主要包括信號反射、串擾、信號延遲和時序錯誤。 · 反射：信號在傳輸線上傳輸時，當高速PCB上傳輸線的特征阻抗與信號的源端阻抗 或負載阻抗不匹配時，信號會發生反射，使信號波形出現過沖、下沖和由此導致的振鈴現象。過沖（Overshoot）是指信號跳變的第一個峰值（或谷值），它是在電源電平之上或參考地電平之下的額外電壓效應；下沖（Undershoot）是指信號跳變的下一 個谷值（或峰值）。過大的過沖電壓經常長期性地沖擊會造成器件的損壞，下沖會降 低噪聲容限，振鈴增加了信號穩定所需要的時間，從而影響到系統時序。 · 串擾：在PCB中，串擾是指當信號在傳輸線上傳播時，因電磁能量通過互容和互感耦合對相鄰的傳輸線產生的不期望的噪聲干擾，它是由不同結構引起的電磁場在同一區域里的相互作用而產生的。互容引發耦合電流，稱為容性串擾；而互感引發耦合電壓，稱為感性串擾。在PCB上，串擾與走線長度、信號線間距，以及參考地平面的狀況等有關。 · 信號延遲和時序錯誤：信號在PCB的導線上以有限的速度傳輸，信號從驅動端發出到達接收端，其間存在一個傳輸延遲。過多的信號延遲或者信號延遲不匹配可能導致時序錯誤和邏輯器件功能混亂。 基于信號完整性分析的高速數字系統設計分析不僅能夠有效地提高產品的性能，而且可以縮短產品開發周期，降低開發成本。在數字系統向高速、高密度方向發展的情況下，掌握這一設計利器己十分迫切和必要。在信號完整性分析的模型及計算分析算法的不斷完善和提高上，利用信號完整性進行計算機設計與分析的數字系統設計方法將會得到很廣泛、很全面的應用。 總之，信號完整性問題是目前高速數字系統設計領域面臨的研究課題。在設計方法、設計工具，乃至設計隊伍的構成和協作上，以及設計人員的思路，都需要不斷地改進，確保系統正常工作是所有工程技術人員所要達到的最終目的。 |
