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1、如何選擇PCB板材? 選擇PCB板材必須在滿足設計需求和##常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。 2、如何避免高頻干擾? 避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。 3、在高速設計中，如何解決信號的完整性問題? 信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 4、差分布線方式是如何實現的? 差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。 5、對于只有一個輸出端的時鐘信號線，如何實現差分布線? 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。 6、接收端差分線對之間可否加一匹配電阻? 接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號品質會好些。 7、為何差分對的布線要靠近且平行? 對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 8、如何處理實際布線中的一些理論沖突的問題 1). 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 2). 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain與phase的規范, 而這模擬信號的振蕩規范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 3). 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。 9、如何解決高速信號的手工布線和自動布線之間的矛盾? 現在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目。 各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關系。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。 10、關于test coupon。 test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產的PCB板的特性阻抗是否滿足設計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的##。 11、在高速PCB設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配? 一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結構時。 12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗?電源和地平面之間的信號是否可以使用帶狀線模型計算? 是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。 13、在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎? 一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。 14、添加測試點會不會影響高速信號的質量? 至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。 15、若干PCB組成系統，各板之間的地線應如何連接? 各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。 16、兩個常被參考的特性阻抗公式： a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。 17、差分信號線中間可否加地線? 差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。 18、剛柔板設計是否需要專用設計軟件與規范? 可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產。由于制造的工藝和一般PCB不同，各個廠商會依據他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。軟板的檢驗標準通常依據IPC6013 19、適當選擇PCB與外殼接地的點的原則是什么? 選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。 20、電路板DEBUG應從那幾個方面著手? 就數字電路而言，首先先依序確定三件事情： 確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規范。 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。 確認reset信號是否達到規范要求。 這些都正常的話，芯片應該要發出第一個周期(cycle)的信號。接下來依照系統運作原理與bus protocol來debug。 21、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請介紹在高速(>100MHz)高密度PCB設計中的技巧? 在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方： 1). 控制走線特性阻抗的連續與匹配。 2). 走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。 3) 選擇適當的端接方式。4). 避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。5). 利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。 在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。 注：更多請查看PCB設計常見問題104個解答(二)本文由專業的線路板http://www.pcbxianluban.com特約文獻，如需轉載請注明，否則追究責任版權，謝謝! |
