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引言 有潛在缺陷的芯片有可能通過(guò)生產(chǎn)測(cè)試，但是在實(shí)際應(yīng)用中卻會(huì)引起早期失效的問(wèn)題，進(jìn)而引起質(zhì)量問(wèn)題。為了避免這個(gè)問(wèn)題，就需要在產(chǎn)品賣給客戶之前檢測(cè)出這種有問(wèn)題的芯片。一般的檢測(cè)技術(shù)包括Burn—in、IDDQ測(cè)試、高壓測(cè)試和低壓測(cè)試等。Burn—in是一種有效的也是目前應(yīng)用最廣泛的測(cè)試技術(shù)，但是Burn—in的硬件設(shè)備相當(dāng)昂貴，而且測(cè)試時(shí)間也比較長(zhǎng)，從而間接地增加了產(chǎn)品的成本。IDDQ測(cè)試對(duì)于大規(guī)模集成電路，特別是亞微米電路效果不理想，主要是由于隨著電路規(guī)模的增加和尺寸的減少，暗電流也會(huì)增加。高壓檢測(cè)對(duì)電路中的異物連接，如金屬短路，也沒(méi)有很好的效果，甚至有時(shí)會(huì)掩蓋此類缺陷。在遠(yuǎn)低于正常運(yùn)行電壓的環(huán)境下，正常芯片和有缺陷的芯片有著不同的電性表現(xiàn)，因此可以根據(jù)正常芯片的數(shù)據(jù)設(shè)置最小電壓，根據(jù)此數(shù)值來(lái)判斷芯片是否合格。 以下將具體介紹最小電壓(MINVDD)測(cè)試方法。 1 合格芯片的最小電壓 CMOS電路的正常運(yùn)轉(zhuǎn)依靠正常的電壓供給。在正常的范圍內(nèi)，電壓供給越高，電路就會(huì)運(yùn)行得越快；同樣，電壓供給越低，電路就會(huì)運(yùn)行得越慢。如果電壓足夠低，電路就會(huì)輸出錯(cuò)誤信號(hào)或者停止運(yùn)行。最小電壓就是電路能夠輸出正確邏輯值的電壓臨界值。 圖1是O．7μm技術(shù)制造的芯片的電壓與延遲的關(guān)系曲線圖。正常的電源電壓是5 V，當(dāng)電壓降低時(shí)，芯片運(yùn)行的延遲就相應(yīng)地增加。當(dāng)電壓低于1．24 V時(shí)，芯片就不能輸出正確的邏輯數(shù)值。因此這種芯片的最小電壓值就是1．24 V。 
2 有缺陷芯片的最小電壓 不合格芯片的缺陷類型主要有：金屬污染物造成的短路，氧化物污染物造成的短路，閾值電壓偏移，電性通道開路。本文主要針對(duì)在實(shí)際生產(chǎn)中具有代表性的金屬污染物造成的短路、閾值電壓偏移和電性通道開路來(lái)做最小電壓測(cè)試的研究。 2．1 金屬性短路 金屬性短路是在封裝前隨機(jī)地沾染到金屬微粒，從而在電路節(jié)點(diǎn)處造成的短路。圖2是一個(gè)典型的金屬性短路的模型。可以看到‘a(chǎn)’與‘b’之間的金屬微粒造成了2條電路之間的短路，并假設(shè)該金屬微粒的電阻是Rm，INl口輸入邏輯“0”，IN2口輸入邏輯“1”。如圖2所示，電流的路徑由X1中的PMOS，金屬微粒，X3中的NMOS電路組成，因此，a、b之間的電壓值就不是VDD與GND之間的電壓，而是介于兩者之間的一個(gè)值。
假設(shè)PMOS的電阻是R1，NMOS電阻是R3。R1、R3、Rs就組成了一個(gè)分壓串聯(lián)電路，則a處的電壓可以表示成：
當(dāng)電源電壓變小時(shí)，由于R1和R3增大，V(a)會(huì)隨之下降。因此從輸入INl到OUTl之間的延遲會(huì)由于反相器X2延遲的增加而增加。當(dāng)電源電壓降到一定數(shù)值時(shí)，V(a)就會(huì)低于X2的門限電壓，輸出邏輯“1”，而正確的輸出結(jié)果應(yīng)該是邏輯“0”，在這個(gè)電壓值處，電路的功能就開始發(fā)生錯(cuò)誤。這點(diǎn)電壓就是最小電壓值，也就是判斷芯片是否具有金屬性缺陷的數(shù)值標(biāo)準(zhǔn)。
表1列出了當(dāng)金屬微粒的電阻不同時(shí)，所對(duì)應(yīng)的最小電壓值。合格芯片的最小電壓值是O．45 V，當(dāng)Rs小于3kΩ時(shí)，電路在正常的電源電壓(實(shí)驗(yàn)中為1．8 V)下就會(huì)失效；當(dāng)Rs的范圍在3 kΩ到10 kΩ時(shí)，最小電壓值逐步遞減，但是仍然遠(yuǎn)高于O．45 V。 2．2 閾值電壓的偏移 如果一個(gè)晶體管有一個(gè)很大的閾值電壓偏移，那它的跨導(dǎo)將會(huì)很小。因此晶體管的驅(qū)動(dòng)能力就會(huì)很低，繼而在周期轉(zhuǎn)化中會(huì)有更多的額外延遲。下面將會(huì)初步研究由閾值電壓偏移所引起的最小電壓的變化。
最小電壓的另一個(gè)定義就是使得芯片狀態(tài)轉(zhuǎn)換無(wú)限延遲的臨界電壓。上面的公式中，CL是寄生電容，Cα是感生電容，W／L是柵級(jí)與源漏極的尺寸比，VDD是電源電壓，Vt是芯片正常運(yùn)行的最小電壓，△V是閾值電壓偏移量。式(1)是CMOS門電路的延遲計(jì)算公式。根據(jù)式(1)，當(dāng)VDD=Vt時(shí)，電路的延遲會(huì)無(wú)限大，因此合格芯片的最小電壓就是處于Vt的臨界值。當(dāng)閾值電壓有一定偏移△V時(shí)，延遲計(jì)算公式如式(2)所示，當(dāng)VDD=Vt+△V時(shí)，延遲將會(huì)無(wú)限大。因此可見(jiàn)，由于閾值電壓偏移的存在，芯片的最小電壓增加了，偏移量越大，最小電壓增加量就越大。 2．3 電性通道開路的最小電壓 電性通道開路是不正常厚度的氧化層所引起的電流的流動(dòng)。當(dāng)氧化層厚度由于工藝或者隨機(jī)原因變薄，并超出了正常的標(biāo)準(zhǔn)范圍，就會(huì)引起電流穿透氧化層流入到其他的電路層。當(dāng)此電流達(dá)到一定程度的時(shí)候就會(huì)引起芯片的不正常工作狀態(tài)。然而在產(chǎn)品測(cè)試?yán)铮哂羞@種缺陷的芯片的表現(xiàn)卻與合格芯片一樣，只有在環(huán)境惡劣或者使用一段時(shí)間后才會(huì)表現(xiàn)出來(lái)。圖3是合格芯片與通道開路的不合格芯片的延遲曲線圖。隨著電壓降低，有通道開路問(wèn)題的芯片的延遲速度遠(yuǎn)大于正常芯片，但是它們的最小電壓值卻是一樣的，因?yàn)橥ǖ篱_路只會(huì)引起時(shí)間上的失效，而不會(huì)影響芯片的最小電壓。
3 結(jié)論 最小電壓測(cè)試就是利用合格芯片與不合格芯片之間最小電壓的差別來(lái)進(jìn)行測(cè)試，有缺陷芯片的最小電壓遠(yuǎn)高于合格芯片。最小電壓檢測(cè)對(duì)于金屬性短路(2條金屬線之間的短路)、氧化物短路(晶體管中斷的短路，例如小孔或者不合格的氧化層厚度)、閾值電壓偏移(工藝的偏差)以及通道開路(絕緣材料斷裂)等失效模式是十分有效的，上述實(shí)驗(yàn)結(jié)果顯示出這一方法的有效性。 實(shí)驗(yàn)結(jié)果也表明了最小電壓測(cè)試是一種有效的可靠性檢測(cè)技術(shù)。最小電壓測(cè)試和超低壓測(cè)試都是把芯片放在低壓環(huán)境下進(jìn)行測(cè)試，測(cè)試電壓必須是已經(jīng)確定好的最小電壓值，通過(guò)檢測(cè)在最小電壓值上能否正確運(yùn)行，或者正確輸出邏輯值，檢測(cè)出有潛在缺陷的芯片，從而提高芯片的質(zhì)量和可靠性。 參考文獻(xiàn) 1. Hao Hong.McCluskey Edward Very Low Voltage Testing for Weak CMOS Logic ICs 1993 2. Jiang Wanli.Peterson Eric Performance Comparison of VLV,ULV,and ECR Tests 2002 3. Kim Seonki.Chakravarty Sreejit.Vinnakota Bapiraju An Analysis of the Delay Defect Detection Capability of the ECR Test Method 2000 4. Tang Sut-Mui New Burn-In Methodology Based on IC Attributes,Family IC Burn-in Data,and Failure Mechanisms Analysis 1996 作者：天津工業(yè)大學(xué) 王寧波 崔艷 來(lái)源：單片機(jī)與嵌入式系統(tǒng)應(yīng)用 2009 (3) |
