越來越多的廠商要求指定PCB板上的DC跡線阻抗。以下從設計商的角度道出了指定和控制DC跡線阻抗的原因...
　　1. 由于電源電壓和相關的邏輯電路門限降低了
　　- 1伏不是常見的電壓，但卻可以減少噪音。特別是處理器和大電流密度的設備會吸引幾安培的電源電流的情況下。
　　2. LVDS 和千兆位以太網都含有DC端接傳輸線
　　跡線阻抗過高會導致接收器產生常見的模式問題。
　　3. 精密跡線串聯會使信號大幅衰減
　　如果跡線阻抗過高，LVDS和千兆位以太網等長精密跡線和高速串行總線會使信號大幅衰減。
　　4. 主要OEMS都有這樣的需求！
　　- 3毫英寸（75微米）和更短的跡線
　　5. 某些跡線電阻會減少流入電流
　　熱插撥PC卡應用中，這種方法只是眾多利用固有電阻減少流入電流的方法之一，目的是通過無需添加物理組件的低成本方法實現實
　　用的功能，其它方法還有開關電源應用中的感測電阻，或低溫應用中的加熱跡線。
　　6. 電源軌道的增多
　　說明設計商在沒有足夠的層時，又再次選擇電源軌道。再加上低電壓邏輯電路的增多，確定這些電源軌道的串聯電阻十分必要，因為
　　在低電壓環境下，盡管電源公差限制按%計算是相同，但在故障發生前實際的毫伏值已減小了。
　　7. 某些微波通路PCB板出現通路不能連接的故障...
　　這種現象在使用的初期較多，因為通過微波通路的跡線阻抗比預計的值高。
　　8. PCB制造商通過改變線寬控制阻抗
　　這種方法是PCB制造商常用的方法，線越細，線寬也相應減小，傳輸線上的衰減將會增加，上升時間也將會縮短。
　　9. 設計商想通過降低高頻諧波含量而降低EMC
　　人們利用細跡線的固有整體阻抗來“消滅”時鐘或高速數據線的高頻諧波，確保產品符合EMC規定。
　　10. 不僅跡線越來越細，而且：
　　趨向于使用1/4 盎司的銅片（1英寸的千分之0.35），幾何尺寸的縮小不可避免的導致串聯電阻減小。
　　11. 設計商模擬性能的能力提高了
　　如果想在成品中獲得合理的Rdc，必須在建模和模擬工具中指定Rdc。
　　12. 在移動通信領域
　　在有尺寸和空間限制的設計特別是天線的設計中，dc阻抗尤為重要。
　　總結
　　電源設計商必須時刻關注DC阻抗。不斷提高的PCB板運行速度、不斷縮小的幾何尺寸和電源電壓， 使DC阻抗成為降低高速PCB板設計中阻抗的主要方法。某些情況下降低阻抗是有用的(例如：EMC)，但多數情況下會限制最大運行速度和線路長度。了解實際阻抗和產量變化將有助于設計商的設計。

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