據(jù)有關(guān)高速PCB布線建議的文章介紹，SDRAM存儲器走線時要注意“盡量短且等長”，這是對于什么線來說的？
2012年07月29日 15:33
我在一篇碩士論文上看到一個OCL功率放大電路，如下圖所示：
電壓放大電路原理圖如圖1所示。Vin是D/ A轉(zhuǎn)換后的電壓信號輸入端,Vout 是電壓輸出端。整個電路由輸入級(運放U4) 、中間級( 三級管Q1 ...
我想用fftip核寫頻譜儀，想知道ip核中不同長度的浮點數(shù)據(jù)的存儲結(jié)構(gòu)，比如說18位浮點數(shù)據(jù)哪幾位是符號位，哪幾位是指數(shù)為，哪幾位是小數(shù)位，有什么規(guī)律可循么？
三段式狀態(tài)機 ，一般是怎么分的。
always @（posedge clk or negedge rst）
if (!rst)
sate
2012年07月26日 23:21
在用verilog寫三段式代碼時，其中一個組合邏輯短路用來控制狀態(tài)機的輸出。每個狀態(tài)都要對輸出信號賦值，是為了防止生成鎖存器。如果我已經(jīng)在每個狀態(tài)中，都把輸出信號賦值了，那這些信號是不是 ...
2012年07月26日 23:12
在寫RTL代碼時，要盡量避免鎖存器嗎？做芯片和FPGA有區(qū)別嗎？
有人說做ASIC的話，可以多用鎖存器。如果是用FPGA的話，盡量避免鎖存器。對嗎？為什么啊？
2012年07月26日 22:53
如題，網(wǎng)站是不是不支持?jǐn)帱c傳續(xù)呢？呵呵，那我們的積分不就白沒了？還得再掙？
2012年07月25日 12:52
我把別人的移植到STC12系列上的uCOS-II稍微改動一下，能在STC90上實現(xiàn)。但換成STC89C52就實現(xiàn)不了。貌似90只是比89快點，沒有寄存器上的區(qū)別。有哪位前輩知道90系列與89系列有什么不同，需要把u ...
怎么在datasheet中沒有搜索到。
2012年07月22日 18:37
always @(posedge clk or negedge RSTn)
begin
....
if(counter
2012年07月19日 21:57
最近想買一塊6410的板子來學(xué)習(xí)，看中了OK6410和TIny6410，兩者價格相差不大，都接近600元。Tiny6410搭載7寸屏（這個吸引較大），OK6410搭載4.3寸屏。不過之前聽說Tiny6410不夠穩(wěn)定，而且bootloa ...
我在編寫FFT內(nèi)核的時候在大循環(huán)里總是出現(xiàn)下面的錯誤
Error (10119): Verilog HDL Loop Statement error at Test.v(72): loop with non-constant loop condition must terminate within 250 it ...
