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標題: 一個管腳約束的問題 [打印本頁]

作者: bluedog 時間: 2011-10-5 20:44
標題: 一個管腳約束的問題
各位大俠好，我用一款比較老的CPLD（lattice isp1032）做一組時序邏輯，在功能仿真時都通過了一點問題沒有，但是在加了管腳約束進行時序仿真時發現時序根本不對，請問從哪里入手查找問題原因呢？

另外，有沒有比較好的介紹邏輯設計思想方法的書籍，麻煩推薦下。

O(∩_∩)O謝謝

作者: huangwenchen 時間: 2011-10-9 02:11
不懂

作者: penpen 時間: 2011-10-13 20:27
學習！！！

作者: woniuyoudi 時間: 2011-10-14 15:28
不懂啊

作者: woniuyoudi 時間: 2011-10-14 15:29

作者: zhulinxy123 時間: 2011-11-2 14:09
你問題我也遇到過，只是用的芯片不同，建議你查看出錯的輸出，檢查其輸入。還有以后別用LATTICE了，我用了三年，終于受不了LATTICE，改用XILINX了

作者: kljun007 時間: 2011-11-8 16:41
呵呵，我今兒也遇到了同樣的問題，還沒解決了。

作者: asyou 時間: 2011-11-16 15:22
先直接跑起來，看有沒有問題，有問題再改！

作者: 我與阿Q同鄉 時間: 2011-11-22 16:18
用示波器看你的輸出，是否正確

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