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標題: 為何除法器IP內核仿真總是高阻狀態 [打印本頁]

作者: txmilan 時間: 2011-5-16 21:01
標題: 為何除法器IP內核仿真總是高阻狀態
我剛開始玩FPGA，發現不能直接使用除法，需要使用除法內核（暫時沒考慮自己別寫除法程序）。
我嘗試了IP內核中的Math Functions--dividers，里面有2個IP核，我都試過了，仿真的時候輸出總是高阻狀態。
我使用的是Xilinx Spatan3， ISE10.1， Verilog語言，采用自帶的ISE Simulator仿真器，使用編寫Verilog Test Fixture的方法仿真。
例如，我利用divider generator V1.0生成my_div模塊，并實例化，程序如下：

module div(clk, ce, dividend, divisor, quotient, remainder);
input clk;
input ce;
input [7:0] dividend;
input [7:0] divisor;
output [7:0] quotient;
output [7:0] remainder;

my_div test(
.clk(clk),
.ce(ce),
.aclr(1'b0),
.sclr(1'b0),
.dividend(dividend),
.divisor(divisor),
.quotient(quotient),
.remainder(remainder),
.rfd());

endmodule

然后仿真程序如下：
module test;
   // Inputs
   reg clk;
   reg ce;
   reg [7:0] dividend;
   reg [7:0] divisor;
   // Outputs
   wire [7:0] quotient;
   wire [7:0] remainder;

   // Instantiate the Unit Under Test (UUT)
div uut (
.clk(clk),
.dividend(dividend),
.divisor(divisor),
.quotient(quotient),
.remainder(remainder)
   );

initial begin
forever #10 clk = ~clk;
end

initial begin
// Initialize Inputs
  clk = 0;
  ce = 0;
  dividend = 0;
  divisor = 0;
  // Wait 100 ns for global reset to finish
  #100;
  dividend = 100;
  divisor = 12;
  #10;
  ce = 1;
  #500 $stop;
   end
  // Add stimulus here
endmodule

但是進入仿真后，quotient與remainder輸出總是高電平（見圖片），試過好多次了都是這樣。
請問大家遇到過這種情況沒？
求解原因！謝謝！

1.jpg (74.32 KB)

作者: txmilan 時間: 2011-5-16 21:18
對了，是試過其他一些IP核的仿真，都沒有問題

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