1 引言 對實時傳輸， 傳統的以太網絡由于傳輸協議開銷的不確定性， 很難滿足實時網絡的要求， 實時網絡是一種應用于高實時性要求的專用網絡通信技術， 一般采用基于高速網絡的共享存儲器技術實現。除了具有嚴格傳輸確定性和可預測性外， 還具有傳輸速度高、通訊協議簡單、軟硬件平臺適應性強、可靠的傳輸糾錯能力、支持中斷信號的傳輸等特點。鑒于以上原因， 設計一款反射內存卡， 寫入一個節點的內存的數據可以通過網絡硬件傳輸到其它所有的節點。 2 硬件設計 反射內存卡系統的總體框圖如圖1 所示， 主要由5部分組成:FPGA、PCI 接口、SDRAM、數據編解碼電路、光纖收發電路。 其中，FPGA 內部包含SDRAM控制器和FIFO 控制器、編解碼控制器、接收FIFO、發送FIFO、中斷FIFO及中斷控制等。FPGA 選用Cyclone II 系列的EP2C35F484C7
CI 選用PLX 公司的PCI9054，能夠提供兩個獨立的DMA 引擎，每個都可以進行讀寫，在一個DMA 讀取數據的同時另一個DMA 可以寫入數據，加快系統工作速度; 編解碼芯片選用安捷倫的H D M P -1636A，提供十位的并行IO，串行數據傳輸速率達1062.5MBd，負責數據串并行和并串行轉換，以便與光纖收發器內部數據格式進行匹配; 光纖收發器選用安捷倫的HFBR-57L5AP，支持多模光纖，串行傳輸速率達1.0625Gb/s，負責將電信號轉化為光信號， 通過光纖向下一節點傳輸。 圖1 反射內存卡系統的總體框圖 2.1 SDRAM 控制器 與雙端口RAM 相比，SDRAM 容量大、價格低，采用128M 的SDRAM 作為反射內存卡的數據存儲器。由于SDRAM 讀寫不能同時進行，且需要刷新維護，因此，需要設計SDRAM 控制器。 SDRAM 控制器實現對SDRAM 的讀寫控制與仲裁，提供類似于雙端口RAM 的外部接口。SDRAM 控制器內部由初始化模塊、刷新計數器、地址多路開關、仲裁及信號產生器等組成，SDRAM 控制器結構如圖2 所示。 圖2 SDRAM 控制器結構圖 SDRAM 控制器內部各模塊功能如下: (1) 初始化模塊在上電之后對SDRAM 的模式寄存器進行設置;(2) 刷新計數器對SDRAM 進行定時刷新;(3) 地址多路開關將地址總線上的地址轉化為SDRAM 的行列地址;(4) 仲裁機構要對上位機讀、上位機寫、網絡寫和刷新等操作做出仲裁。當讀寫和刷新同時產生時， 先完成相應的讀寫操作然后再刷新， 而上位機讀、上位機寫、網絡寫這三種操作的優先級從高到低依次是網絡寫、上位機讀、上位機寫;(5) 信號產生器根據不同的讀寫操作產生不同的讀寫信號， 從而SDRAM 可以正常工作， 而不發生讀寫沖突。 2.2 FIFO 控制器 在峰值速率下進行數據傳輸，SDRAM 存儲器很難達到要求，所以使數據經過FIFO 緩存后發送或接收，可以降低了對存儲器傳輸速率的要求， 實現較高的傳輸速率。設計了FIFO 控制器，它由數據解析、數據封裝、仲裁、讀信號產生器、寫信號產生器[工業電器網-cnelc]組成。FIFO 控制器結構如圖3 所示。 圖3 FIFO 控制器結構圖 FIFO 控制器內部各模塊功能如下: (1) 數據解析對從網絡中接收的數據進行判斷，如果是中斷事件將中斷數據寫到中斷FIFO 中，如果是需要共享的數據則一部分送到SDRAM 控制器，一部分送仲裁機構;(2) 數據封裝對本節點發送的數據重新打包，加入數據類型、數據包長度、發送節點ID、目標節點ID 及校驗等相關信息，以便于其他節點對數據進行解析;(3) 仲裁機構對來自接收FIFO 的數據和本節點發送到數據進行仲裁， 當他們同時到達時來自接收FIFO的數據優先;(4) 讀信號產生器在接收到半滿中斷時產生讀信號，從接收FIFO 中讀出相應的數據，避免FIFO 充滿或溢出;(5) 寫信號產生器在仲裁機構向下發送數據時給發送FIFO一個寫信號。FIFO控制器仿真時序如圖4所示。 圖4 FIFIO 控制器仿真時序 2.3 編解碼控制器 編解碼控制器由信號產生器、數據校驗、8B/10B編碼、8B/10B 解碼組成。編解碼控制器結構如圖5 所示。在這部分主要是進行數據8B/10B 編解碼，以與編解碼芯片數據格式匹配同時給編解碼芯片的正常工作提供控制信號，數據編解碼控制器仿真時序如圖6 所示。 圖5 編解碼控制器結構圖 圖6 數據編解碼仿真時序 3 軟件設計 軟件設計包括驅動程序和應用程序兩部分。驅動程序提供的API 接口主要包含以下四個方面的功能: 打開和關閉驅動、配置反射內存卡、數據傳輸、中斷控制與處理。當應用程序訪問反射內存卡資源時，反射內存板必須打開， 一個句柄將返回到應用程序。圖7是應用程序處理的流程圖。 圖7 應用程序流程圖 4 性能測試 用三塊反射內存卡組成環形反射內存網， 由節點1向2 節點發送數據， 節點2 發送到節點3， 由節點3 向節點1 發送確認中斷， 記下此時的終止時間， 如表1 所示。 該反射內存卡在windows 操作系統下進行測試，由于windows 為非實時操作系統，所以需發送大批量的數據進行速率測試， 以克服操作系統本身的時延。試驗中每次發送15Mbit 的數據，根據傳輸速率= 總數據量⁄總時間算出傳輸速率。又由編解碼芯片的串行傳輸速率為1062.5MBd，數據傳輸速率為106.25MB/s，而數據包的長度是可變的， 從1 個雙字到16 個雙字， 每包數據包括32 位的header、32 位的地址數據和32 位的校驗和，所以有效的數據傳輸速率在26MB/s 至88MB/s，我們測得的數據傳輸率為38.9 MB/s 至39.9 MB/s，可以得出該反射內存樣卡功能正常。 表1 環形通訊傳輸速率表 5 結束語 本文介紹了一種基于PCI 總線的反射內存卡的設計方法。給出了硬件電路設計，在FPGA 內完成數據緩存FIFO 及其控制器、SDRAM 控制器和編解碼控制器的設計， 結構清晰， 集成度高; 介紹了驅動程序的設計，提供了應用程序接口; 采用三塊反射內存卡搭建了驗證系統， 實驗證明該反射內存樣卡功能正常， 工作穩定