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有個modelsim問題不知道怎么解決
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作者:
yeshenglan21
時間:
2011-1-8 21:42
標題:
有個modelsim問題不知道怎么解決
在用modelsim編譯systemverilog是出現錯誤near "class": expecting: MACROMODULE MODULE PRIMITIVE是什么原因呢。。求高手幫忙！
作者:
老郭
時間:
2011-1-10 21:58
這個還沒人回答。頂起
歡迎光臨 電子工程網 (http://m.qingdxww.cn/)
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