標題: VHDL 語法出錯，請大幫看一下 [打印本頁] 作者: Armoric 時間: 2010-11-29 15:59 標題: VHDL 語法出錯，請大幫看一下 Process (RST)
Begin
if RST = '0' then RSTY <= '1'; --2010/11/29
ELSIf RST'event and RST='1' then RSTY<= CFRESET;
end if;
end process;
以上這段代碼在綜合時提示：unsupported Clock statement.
錯語定位在 IF RST='0' then RSTY <='1';作者: zpf03 時間: 2010-11-29 15:59
沒有這樣的電路，改成下面的就沒事了：
Process (RST)
Begin
if RST = '0' then
RSTY <= '1'; --2010/11/29
else
RSTY<= CFRESET;
end if;
end process;
不就是要在rst信號的上升沿讓RSTY輸出CFRESET嗎。你原先的語句根本就沒有那樣的電路。作者: Armoric 時間: 2010-11-29 19:22
謝謝！
我現在也是這么改的，目前沒發現有什么異常。對VHDL不熟，現在是在修改前人做的一個項目，痛苦死我了。看習慣Verilog了。作者: bashao 時間: 2010-11-29 22:56
Process (RST)
Begin
if（ RST'event and RST = '0'） then RSTY <= '1'; --2010/11/29
ELSIf RST'event and RST='1' then RSTY<= CFRESET;
end if;
end process;
我這是 上升沿有效或者下降沿有效