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標(biāo)題: IBIS學(xué)習(xí)筆記 [打印本頁]

作者: eetech 時(shí)間: 2010-10-9 19:38
標(biāo)題: IBIS學(xué)習(xí)筆記
IBIS(Input/OutputBufferInformationSpecification)模型是基于V/I曲線的對(duì)I/OBuffer快速準(zhǔn)確建模的方法，其目的是提供一種集成電路制造商與仿真軟件供應(yīng)商以及設(shè)計(jì)工程師之間相互交換電子元件仿真數(shù)據(jù)的標(biāo)準(zhǔn)方法。IBIS是一種行為模型，它不是從要仿真的元件的結(jié)構(gòu)出發(fā)定義的，而是從元件的行為出發(fā)定義的。IBIS本身是一種標(biāo)準(zhǔn)的文本格式，它記錄驅(qū)動(dòng)器和接收器的不同參數(shù)，如驅(qū)動(dòng)源輸出阻抗、上升/下降時(shí)間以及輸入負(fù)載等參數(shù)，但它不說明這些記錄參數(shù)是如何使用的。

IBIS模型分為驅(qū)動(dòng)器模型和接收器模型，如下圖示：

Pullup/pulldown：標(biāo)準(zhǔn)輸出緩沖器的上拉和下拉晶體管，用直流I/V數(shù)據(jù)表來描述它們的行為。

Powerclamp/gndclamp：靜電放電和鉗位二極管，用直流I/V數(shù)據(jù)表來描述它們的行為。

Ramp：表示輸出從一個(gè)邏輯狀態(tài)轉(zhuǎn)換到另一個(gè)邏輯狀態(tài)，用dV/dt來描述。
C_comp：硅晶圓電容，它是不包括封裝參數(shù)的總輸出電容。

R_pkg/L_pkg/C_pkg：封裝帶來的寄生電阻、電感和電容。

無論是驅(qū)動(dòng)器模型還是接收器模型都是由兩部分組成的：緩沖器結(jié)構(gòu)模型（[model]section）和封裝因子（[component]&[pin]section）。

IBIS文件結(jié)構(gòu)

IBIS文件包括了從行為上模擬一個(gè)器件的輸入、輸出和I/O緩沖器所需要的數(shù)據(jù)，它以ASCII的格式保存。IBIS文件的格式如下圖示：

IBIS文件主要由三部分構(gòu)成：

1.文件頭描述：包括IBIS版本、文件名以及資料來源、修訂等信息。
2.元件描述：該部分包含從數(shù)據(jù)手冊(cè)中得到的元件引腳、封裝電特性等信息，用關(guān)鍵字[package]和[pin]說明。
3.模型描述：該部分描述電流、電壓曲線和開關(guān)特性，模型用[pullup]、[Pulldown]、[gndclamp]、[powerclamp]和[ramp]等關(guān)鍵字說明，[model]后的參數(shù)定義了模型的類型（輸入、輸出、I/O、開漏極等）以及它的輸入/輸出電容。

IBIS模型有3組可能的值：min、max以及typ。

IBIS文件中的V/I曲線數(shù)據(jù)包括：pullup、pulldown、powerclamp、gndclamp四種，V/I曲線數(shù)據(jù)描述電壓從-Vcc～+2Vcc的對(duì)應(yīng)電流的情況，輸入芯片的電流為正。

IBIS模型類型：

1.輸入（input）：作為接收器，必須定義輸入門限（Vinh、Vinl）、Powerclamp和gndclamp；

2.輸出（output）：作為驅(qū)動(dòng)器，必須定義powerclamp、gndclamp、pullup、pulldown、ramp（dV/dt），此外可以有輸出高低電平門限（不屬于IBIS模型規(guī)范）；

3.I/O：根據(jù)使能既可以作為驅(qū)動(dòng)器也可以作為接收器；

4.三態(tài)（3-state）：通常作為驅(qū)動(dòng)器，也可通過使能端關(guān)閉；

5.open_drain：典型的驅(qū)動(dòng)器模型，有一個(gè)開路的上拉側(cè)；

6.I/O_open_drain：具有I/O和open_drain雙重特性；

7.open_sink：驅(qū)動(dòng)器模型，有一個(gè)開路的上拉側(cè)，由用戶提供一個(gè)上拉的電阻和一個(gè)電壓連接；

8.I/O_open_sink：具有I/O和open_sink雙重特性；

9.open_source：驅(qū)動(dòng)器的模型，有一個(gè)開路的下拉側(cè)，由用戶提供一個(gè)下拉電阻和地或電源的電壓連接；

10.I/O_open_source：具有I/O和open_source雙重特性；

11.ECL：EmitterCoupledLogic，包括input_ECL、output_ECL、I/O_ECL、3-state_ECL；

12.終端terminator：通常是輸入模型，當(dāng)沒有數(shù)字邏輯門限時(shí)作為模擬的負(fù)載效應(yīng)，如電阻、電容、二極管等。

作者: youyou_zh 時(shí)間: 2011-4-3 14:27
fafa

作者: bossundersea 時(shí)間: 2011-4-13 10:49
dengdeng

作者: spy007868 時(shí)間: 2013-10-26 08:45
復(fù)制下來！！！！！！！！！！我自己好好學(xué)習(xí)！！！！！！！！！！！！！

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