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標題: 基于FPGA的數字正交混頻變換算法的實現 [打印本頁]

作者: conniede 時間: 2010-7-23 23:23
標題: 基于FPGA的數字正交混頻變換算法的實現
0 引言

傳統的正交下變頻是通過對模擬I、Q輸出直接采樣數字化來實現的，由于I、Q兩路模擬乘法器、低通模擬器本身的不一致性、不穩定性，使I、Q通道很難達到一致，并且零漂比較大，長期穩定性不好，不能滿足高性能電子戰設備的要求。為此，人們提出了對中頻信號直接采樣，經過混頻來實現正交數字下變頻的方案，這種下變頻的方法可以實現很高精度的正交混頻，能滿足高鏡頻抑制的要求。采用可編程器件FPGA對該算法流程進行實現，能滿足在高采樣率下的信號時實處理要求，在電子戰領域中有著重要的意義。

1 數字正交混頻變換原理

所謂數字正交混頻變換實際上就是先對模擬信號x(t)通過A／D采樣數寧化后形成數字化序列x(n)，然后與2個正交本振序列cos(ω0n)和sin(ω0n)相乘，再通過數字低通濾波來實現，如圖1所示。

為了能夠詳細地闡述該算法的FPGA實現流程，本文將用一個具體的設計實例，給出2種不同的實現方法(不同的FPGA內部模塊結構)，比較其優劣，最后給出結論。該設計是對輸入信號為中頻70 MHz，帶寬20 MHz的線性調頻信號做數字正交混頻變換，本振頻率為70 MHz(即圖1中的2個本振序列分別為cos(2π70Mn)和sin(2π70Mn))，將其中頻搬移到0 MHz，分成實部(real)和虛部(imag)2路信號。然后對該2路信號做低通濾波，最后分別做1／8抽取輸出。結構如圖2所示。

根據其算法流程在MATLAB下進行仿真(低通濾波器用切比雪夫一致逼近法進行設計，過渡帶為10M～45M，階數為23)，最后2路輸出波形如圖3所示。

2 基于FPGA的常規實現方法

首先用A／D芯片對輸入信號進行實時采樣，將數據量化為12位有符號數(最高位為符號位)。對于imag和real兩路中的其中一個通道而言，乘本振序列模塊可用一個16×16的有符號乘法器及一個32×16位的只讀ROM實現。因為時鐘頻率為200 MHz，對于序列cos(2π70Mn)和sin(2π70Mn)只需要在ROM中存20個點就可以成為一個周期，固ROM的數據深度選32，寬度選16。濾波模塊實質是一個“乘累加”結構，23階的LPF須配置24個乘法器和20個加法器。最后抽取只需在濾波模塊輸出后每8個點取一個點。

根據這樣的流程在ISE下編寫代碼，并用Modelsim仿真，所得波形如圖4所示。

圖4中共有4路輸出波形，其中上2路分別為濾波后抽取之前的實部和虛部的輸出，數據頻率為200 MHz；而下面2路分別為1／8抽取后的實部和虛部的輸出，數據頻率為200／8=25 MHz。

對上述實現方法的評價：該方法完全按照算法的流程，結構比較清晰，容易理解，也能夠最后得到理想的波形。但具有一定的弊端，主要有以下2點：(1)資源耗費太大，該種實現方式實部，虛部通道各需要24個乘法器和20個左右的加法器；(2)難以滿足信號實時處理要求的運算速度。對于該方法，流程中所需要的乘法器和加法器都必須工作在200 MHz時鐘下，這對于現有的硬件設備(如VertexⅡ)來講是難以實現的，故需要采用更優化的實現方法，即下面所要介紹的多相濾波結構。

3 運用多相濾波結構進行設計

對于上面所述的常規實現方法，之所以在合理性上存在一定弊端，歸其原因是將FPGA大量的資源和運算周期都浪費在了不必要的運算點上。因為最后要得到的是時域信號的1／8抽取，即每8個點只保留一個點。因此大可以去尋找一種辦法使得FPGA只計算需要的點即抽取后的點，直接以25 MHz的速度輸出，這樣既可以滿足運算速度的要求，又能節省資源，這樣的方法就是多相濾波的方式。

枋?致瞬ㄆ?諸如內插，抽取器中的低通濾波器)的沖擊響應為h(n)，則其Z變換H(z)定義為：

對求和式展開可重寫為：

式(3)即為數字濾波器件H(z)的多相濾波結構，將其運用于抽取器，并且注意到抽取器的等效關系，則本設計FPGA內部(其中一個通道)可用圖5所示的結構進行設計。

如圖5所示，在200 MHz的時鐘頻率下，輸入的采樣數據以8點為周期依次打入8個通道，這樣每個通道中的數據周期為200／8=25 MHz。數據進入通道后首先要乘以正交系數，在本設計中正交sin和cos表各是以20個點為一個周期，必須按照一定的等效規律將20個點排到8個通道中去，考慮到5×8=40正好是2個周期，可令N=0～39，將所對應的40個正交系數分成5組用狀態機的方式打入8個通道中去，然后做乘累加。這里仍然用長度為24的濾波器，也要按照一定的規律將24個濾波系數(3個一組，見圖5)排列到8個通道中去，原則是要保證在任何時刻8個通道的累加和要完全等效于原方法流程中濾波后的1／8抽取(可以驗證，上面的系數排列方式是滿足這一要求的)。很顯然，這樣做后每個通道的時鐘頻率都是原來頻率的1／8，并且數據是完全并行處理的。乘法器和加法器都工作在25 MHz時鐘頻率下，可以很容易實現，且程序更加高效和科學。

4 進一步優化的方法

采用了多相濾波方式后，每個通道需要4個乘法器。一般情況下，乘法器的延遲大概是在7～10 ns。而在25 MHz時鐘頻率下，完全可以將乘法器進行復用，即在40 ns周期內完成4次乘法運，算包括1次乘正交系數，3次乘濾波系數。這樣每個通道只需要一個乘法器就可以。于是整個設計中所需要的乘法器可以降為16個(實部、虛部各8個)，加法器則需要46個(各23個)。

5 最終仿真波形

根據上面的多相濾波思想，并采用乘法器復用，在ISE下編寫VHDL代碼，用Modelsim仿真得到最終的波形，如圖6所示。

用Synplify進行綜合布線后得到的資源報告如下(選用的器件是VertexⅡxc2v1000)：

6 結束語

本文提出的基于FPGA的數字正交混頻下變換的實現方法，對比了2種不同的設計方案以及相應的FPGA內部結構，分析了各自利弊；最后，著重介紹了其中效率較高并且較為科學的多相濾波結構。在做實時信號處理時，該結構能夠使資源優化，并且滿足運算速度的要求，實現起來也不復雜，在實際工程中有很強的運用價值。

作者: shchenren 時間: 2010-8-13 18:38
好東東

作者: xyj 時間: 2010-8-14 22:17
看不懂。。

作者: chenhongyi 時間: 2010-9-11 21:52
不錯的啊。

作者: yuanhu696 時間: 2010-9-28 23:58
比較有用，呵呵

作者: yuanhu696 時間: 2010-9-28 23:58
有沒有做軟件無線電的啊

作者: bashao 時間: 2010-10-6 12:48
差不多懂了

作者: fxq86718 時間: 2010-10-9 12:59
對通信還真的是不懂，唉，想學沒時間

作者: 只為吸引你 時間: 2010-10-10 12:22
數學啊，無敵的數學

作者: cityfish 時間: 2010-10-20 16:01
學習學習

作者: rfxie 時間: 2010-10-29 18:07
不錯，學習一下

作者: hominidclint 時間: 2010-11-1 12:10
xue xi xue xi

作者: bhnn 時間: 2010-11-16 16:24
學習了

作者: chengdudong 時間: 2010-11-17 11:55
學學習

作者: chengdudong 時間: 2010-11-17 11:56
數字變頻原理，值得學習

作者: Graduationer 時間: 2010-11-25 10:29
不錯

作者: liudeen 時間: 2010-11-29 20:09
有這方面的書推薦嗎？？

作者: bhnn 時間: 2010-12-2 17:43
不錯

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