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第一章 NXP LPC1768—— GPIO

開發環境：集成開發環境μVision4 IDE版本4.60.0.0

主機系統：Microsoft Windows XP

開發平臺：旺寶NXP LPC1768開發板

GPIO（General Purpose I/O Ports）意思為通用輸入/輸出端口，通俗地說，就是一些引腳，可以通過它們輸出高低電平或者通過它們讀出引腳的狀態-是高電平或是低電平。GPIO 口是個比較重要的概念，用戶可以通過 GPIO 口和硬件進行數據交互(如 UART)，控制硬件工作(如 LED、蜂鳴器等),讀取硬件的工作狀態信號（如中斷信號）等。因此，GPIO 口的使用非常廣泛。

想要控制LED，當然是通過控制LPC1768 I/0的高低電平來實現，在LPC1768上，I/O引腳可以被軟件設置成不同的功能，如輸入或輸出，所以被稱為GPIO (General-purpose I/O)。在本實驗中，主要是用GPIO來控制開發板上的LED，實現跑馬燈的效果。注意要短接JP8。

我們先來簡單了解一下系統時鐘分頻倍頻。假如我們要得到PLL0=400MHz的時鐘，計算公式如下:

FCCO=（2×M×FIN）/ N

PLL輸入和設定必須滿足下面的條件：

1) FIN的范圍：32KHz~50MHz；

2) FCCO的范圍：275MHz~550MHz。

可通過求解PLL等式來得到其它的PLL參數：

M =（FCCO×N）/（2×FIN）

N =（2×M×FIN）/ FCCO

FIN=（FCCO×N）/（2×M）

這里FIN=12，FCCO=400。由此可計算M=100，N=6；PLL0CFG寄存器包含PLL0倍頻器和分頻器值，我們往這個寄存器寫值來實現分頻與倍頻

上面我們算得M=100，N=6，把他們分別減一，換算成16進制

#define PLL0CFG_Val 0x00050063

接下來就可以配置我們的CPU時鐘了，PLL0輸出時鐘必須要經過分頻才能

提供給CPU使用，PLL0輸出的分頻由CCLKCFG寄存器進行控制。當PLL0被旁路時，可通過1分頻。當PLL0正在運行時，輸出必須經過分頻以使CPU時鐘頻率（CCLK）工作在限定的范圍內。可使用一個8位分頻器進行選擇，包括降低CPU的操作頻率來暫時節省功耗而無需關閉PLL0。

CCLK從PLL0輸出信號中得到，通過CCLKSEL+1分頻。當CCLKSEL＝1時，CCLK的頻率是PLL0輸出頻率的一半；當CCLKSEL＝3時，CCLK的頻率是PLL0輸出頻率的四分之一，如此類推。這里我們把它設置成

#define CCLKCFG_Val 0x00000007

即CCLK的頻率 = PLL0輸出頻率的八分之一 =50MHz

現在我們一步一步來點亮LED。

在端口配置的函數里面，有兩個重要寄存器，FIODIR和FIOPIN。

我們從這張表可以看到，要把某個端口方向設置成輸出，只需把FIODIR這個寄存器的某個位寫1即可。根據手冊說明，除了32位長和僅可以進行字訪問的FIODIR寄存器外，每個高速GPIO口也可通過一些字節和半字訪問的寄存器來控制。這些額外的寄存器除了提供與FIODIR寄存器相同的功能外，還可以更容易、更高速地訪問物理端口引腳。比如LPC_GPIO2->FIODIR = 0x000000ff; 我們也可以寫成LPC_GPIO2->FIODIR0 = 0xff;

設置好方向之后，即可按我們自己的要求輸出高低電平來實現我們當初設計的功能。

細心的你一定發現了，在void LED_config(void)這個函數里，有配置GPIO0的語句。奇怪啊！LED沒有接在GPIO0的IO口啊。通過計算我們可以知道這兩句配置的是P0.21這個IO口。打開我們的原理圖，可以看到P0.21接到了SN74ALVC164245的DIR這個端口，74ALVC164245是雙電源供電,實現3.3V和5V電平轉換，寶馬1768的板子沒有用5V的IO，所以電源都接3v3，其中DIR控制傳輸方向,DIR高電平 A to B ;DIR低電平 B TO A

我們把DIR拉高，數據的傳輸方向是A to B，目的是防止數據被意外干擾。

把程序下載到板子上，程序運行后，可以看到LED從左到右，然后從右到左流動，流到最左邊時LED全亮，最后全滅，以此循環。

【01】寶馬1768_GPIO(2014.05.10).rar (68.19 KB)

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