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標題:
關于VHDL語言中可忽略類型'-'仿真問題
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作者:
重裝大米
時間:
2013-11-10 12:39
標題:
關于VHDL語言中可忽略類型'-'仿真問題
在VHDL中的CASE語句中寫了：
when''000--''=>q<=''11111110''這樣的語句，在Quista或者Active-HDL中都不能夠正確仿真，無法正確進入這個條件，請問如何解決？
作者:
xaycq
時間:
2015-4-7 04:21
怎么修改簽名？
歡迎光臨 電子工程網 (http://m.qingdxww.cn/)
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