在《PCB的筋骨皮》一文中，我們提出了當板厚在1.6mm及以上時，怎樣避免使用假八層的疊層，而導致PCB成本增加的問題。感覺大家的回答很踴躍哈，看來這個問題還是比較典型的。本來想截取一些回答放在這里，不過篇幅的關系，大家可以自己去上一篇文章，看看文章后面的精選答復。

在此文中我們結合平時的設計經驗，提出了自己的見解，希望給大家一個答案，請大家指導分享。

1、    什么是假八層

我們常規的六層板疊層，是L2-3一張芯板(core)，L4-5(core)一張芯板，其它的用PP加銅箔,最后壓合在一起而成的。如圖一所示。

 
圖一

但是六層板板厚在1.6mm及以上時，如果要進行常規阻抗控制（單線50歐姆，差分100歐姆），在層疊上會導致3、4層之間的厚度較高，超過3個7628半固化片的厚度。因大部分工廠PP最多只能疊3張（超過3張壓合時，PP經高溫由半固化狀態轉變成液態后容易從PNL板邊流失）。這時候在生產上通常會用一個光板（沒有銅皮的芯板或者把常規芯板兩面的銅箔蝕刻掉）添加在3、4層之間來輔助達到預期的層疊厚度，這就是通常所說的假八層。其實那并不是真正的八層板，而是為了滿足板子阻抗的需要，而出現的一種特殊疊層方式。比如下圖六層板因阻抗或設計所限，中間多用了一張光板，兩張芯板加一張光板，這本來是八層的疊構設計，實際做出來是六層的效果。這種就叫假八層板（實際是真六層板）。

當然這只是假八層其中的一種情況，如下圖所示，3、4層之間用了2張7628半固化片加一個假芯板的方案，這個做法會增加成本。

 
圖二

你注意到了嗎？

圖一用的是兩張芯板(core)，而圖二中用的是三張芯板(core)，成本有很大的差異。

那么我們怎樣去避免這種情況的出現呢，我們推薦了以下幾種做法，請大家參考借鑒。

2、    非高密時的解決方案

三個布線層方案

這個答案有人回復了：如果可以實現3個布線層完成設計，那么六層板完全可以設計成為常規層疊。或者關鍵信號線（高速信號）數量不多，區域集中，也可以使用這個層疊方案，局部高速信號區域對應的相鄰層鋪地銅，做成局部3層布線（L1&L4&L6)。疊層如下（阻抗計算從略，大家可以自己算算，后面也是一樣只寫層疊）

 
圖三

缺點：關鍵信號多的情況下，三個層無法滿足布線需求。

較寬線寬方案

板子的密度不高，沒有小間距的器件，可以使用比較大的線寬進行設計的板子（比如8mil左右線寬）疊層和阻抗控制如下：

 
圖四

缺點：以上層疊方案，阻抗線設計為表層8~9mil左右，內層6~10mil存在小間距器件時，以上方案比較難于布線。

3、    非高速時的解決方案

在一些沒什么高速信號，阻抗控制的要求可以稍微降低一點，比如保證各層阻抗一致，但是阻抗的中心值為60~65歐姆，差分線控制在105歐姆左右，疊層和阻抗控制如下：

 
圖五

缺點：這個層疊方案有一定的技術風險，需要評估高速信號的反射。
（篇幅關系，提高阻抗的方案對高速信號的影響，會在后面的文章進行分析）

4、    總結

其他方案還有1、2，5、6作為布線層，3、4為電源地平面的方案，這個方案需要表層走線極短，只進行Fan out的設計，同時1、2之間，5、6之間的阻抗差距極大。

另外在設計時將阻抗設計成共面阻抗，此將疊層厚度調整厚，線寬加大，線到周圍銅箔的間距調小也可以實現非假八層的方案來滿足阻抗需求及降低成本。

當然，大家的回復里面還有其他方案：比如把板厚改成1.2mm，這需要考慮機械結構的要求，一般情況下無法實現。

其實，明眼人會說上面的所有方案都是有局限性的：

·         信號較雜亂，必須要4個布線層才能完成布線

·         有高密的BGA，無法走較寬的線

·         速率較高，DDR3/4，高速串行總線，控其他阻抗擔心有風險

·         ……

高速先生想說的就是：您的板子都高速又高密了，然后付出接近八層板的成本，卻只得到六層板的性能，您真的不知道該怎么辦嗎？